Subsistema estéreo digital de un solo chip | Dispositivos analógicos

El AD1859 ofrece el subsistema de reproducción de audio digital estéreo de 16/18 bits más completo en un solo chip. Convierte datos de entrada digital en serie en salida analógica estéreo filtrada, amortiguada, de baja distorsión y controlada por ganancia. Su reloj maestro asíncrono, un bucle de enganche de fase digital (DPLL), le permite aceptar datos de varias fuentes, con frecuencias de reloj de 28 kHz a 52 kHz (utilizando un cristal externo de 27 MHz), rechazando así la fluctuación del reloj de muestra y reduciendo simplificar la interfaz.

Es ideal para muchas aplicaciones, incluidas las cajas de TV por cable digital y TV satelital directa al hogar, reproductores de CD de video, reproductores de CD-I, televisores de alta definición, receptores de transmisión de audio digital, estaciones de trabajo de audio digital, computadoras multimedia y todo. formas de reproductores de casetes y CD digitales.

El AD1859 monolítico (Figura 1) incluye un filtro de interpolación digital de tasa de sobremuestreo variable, un innovador filtro sigma-delta multibit [Σ-Δ] modulador de tramado, convertidor de digital a analógico (DAC) tolerante a fluctuaciones, condensador de conmutación y filtros analógicos de tiempo continuo, y un circuito controlador de salida analógica, así como una referencia de voltaje de CC en el chip alojado en un SOIC de 28 pines o libre Paquete POES, . Los controles de volumen en el chip (protector del sistema) incluyen un atenuador estéreo y un silenciador, totalmente programables a través de un puerto de comando en serie compatible con SPI†.

†SPI es una marca registrada de Motorola, Inc..

Una aplicación típica en la que el AD1859 ofrece ventajas particulares, el audio MPEG, requiere tres frecuencias de muestreo diferentes: 32, 44,1 y 48 kHz. Con un DAC de audio sigma-delta típico, el diseñador tendría que proporcionar un circuito de reloj externo para sintetizar el "reloj maestro" asociado con cada una de estas tres frecuencias de muestreo. El AD1859, el primer DAC de audio con un reloj maestro asíncrono, simplifica esta tarea. Solo se requiere un reloj de 27 MHz (suministrado externamente o generado en el chip usando un cristal externo de 27 MHz); El bucle de bloqueo de fase del AD1859 se adapta automáticamente a las diferentes frecuencias de muestreo entrantes, lo que representa un ahorro significativo en el sistema. El DPLL se enganchará en cualquier frecuencia de muestreo nueva (aplicada al pin de reloj izquierdo) dentro de 100-200ms; Los componentes de fluctuación superiores a 15 Hz por encima y por debajo de la frecuencia de muestreo se rechazan a 6 dB por octava (por ejemplo, la fluctuación a 150 Hz por encima o por debajo de la frecuencia de muestreo se reduce en 20 dB).

Las características de rendimiento garantizadas incluyen un rango dinámico mínimo de 88 dB con filtro de peso A (85,7 dB sin filtro) y distorsión armónica total y ruido (THD+N) de -84 dB (0,0063 %) en la banda de audio, 20 Hz a 20 kHz. La figura 2 es un gráfico típico de THD+N frente a la frecuencia en una amplitud de -0,5 dBFS. La Figura 3 es una FFT de un tono de -90 dB, 1 kHz, junto con un diagrama de dominio de tiempo, que muestra la ausencia de armónicos, estímulos y efectos de cuantificación en este bajo nivel, que es típico de los sistemas analógicos pero difícil de lograr digitalmente. .

Otra función que solo está disponible con el AD1859 es un innovador modulador sigma-delta multibit (ver recuadro), que ayuda a rechazar la fluctuación del reloj, una ventaja audible del sistema y reduce la energía fuera de banda, lo que ahorra costos del sistema.

La interfaz con el AD1859 es simple a través de un puerto de entrada de datos en serie flexible que permite la interconexión sin pegamento con una variedad de ADC, DSP, receptores AES/EBU y convertidores de frecuencia de muestreo. Se pueden configurar varios puertos de entrada de datos en serie para I²Modos de puerto serie compatibles con S-author, right-author y DSP. El chip acepta datos de audio de 16 o 18 bits en formato MSB primero, complemento a dos. El AD1859 admite frecuencias de muestreo continuamente variables y una respuesta de fase esencialmente lineal (dentro de ±0,1 %). El de-énfasis está disponible como una opción en la etapa de salida analógica, lo que permite mejorar la reducción de ruido de frecuencia de muestreo variable con la adición de solo unos pocos componentes externos. (Figura 4)

El modo de suspensión (48 mW frente a 330 mW) reduce el consumo de energía cuando el dispositivo está inactivo. Todo el subsistema de reproducción de audio digital estéreo funciona con un solo suministro de +5 V en el rango de temperatura de -40 °C a +105 °C; está empaquetado en un SOIC y SSOP de 28 pines.

Claves para el rendimiento AD1859

El AD1859 ofrece una excelente fidelidad y linealidad de bajo nivel, reduce en gran medida la complejidad del circuito, se puede conectar fácilmente con DSP (procesadores de señal digital) y ADC (convertidores de analógico a digital), y reduce el consumo de energía, la energía y el costo del sistema de reproducción de audio digital.

Tiene dos características principales que lo distinguen de los dispositivos tradicionales. El primero es su exclusivo administrador de reloj DPLL (bucle de bloqueo de fase digital). Este es un administrador de frecuencia de muestreo asíncrono que se ajusta automáticamente a las frecuencias de muestreo entrantes y permite que el AD1859 registre a una frecuencia diferente de su propio reloj maestro. Se basa en la tecnología patentada de conversión de frecuencia de muestreo asíncrona desarrollada por Analog Devices (Diálogo analógico 28-1, 1994, pág. 9-11). Hasta ahora, ningún otro DAC de audio tenía esta capacidad. Otros DAC (convertidores de digital a analógico) de audio requieren un reloj maestro de alta frecuencia bien sintonizado que funcione a 256 o 384 veces la frecuencia de muestreo de audio deseada. Generar y administrar este reloj síncrono de alta frecuencia es difícil para el diseñador a nivel de programa.

Se puede usar un oscilador de reloj asíncrono externo para proporcionar el reloj maestro del AD1859; sin embargo, el AD1859 incluye un oscilador en el chip, por lo que el diseñador solo necesita proporcionar un cristal de cuarzo o un resonador cerámico económico como base de tiempo externa. DPLL a bordo del AD1859 a cualquier frecuencia de muestreo se bloquea entre 1/512 y 1/1024 de su frecuencia de reloj principal en aproximadamente 100 m. Se rechaza la fluctuación en el reloj de cristal o la entrada MCLK (gracias a un filtro de condensador conmutado en el chip), así como la fluctuación en la entrada LRCLK entrante a un nivel nunca antes visto en los DAC de audio.

Una segunda característica distintiva del AD1859 es su modulador sigma-delta multibit patentado, que da como resultado una energía de ruido fuera de banda significativamente menor que los circuitos integrados de la competencia. La energía de ruido fuera de banda más baja reduce la necesidad de filtrado post-DAC, por lo que todo el filtrado post-DAC necesario (excepto el énfasis analógico opcional) está integrado en el chip. Otra característica del modulador Σ-Δ multibit es su alta inmunidad al ruido del sustrato digital, lo que mejora aún más la integridad de la señal de audio.

¿Qué es un modulador sigma-delta multibit? En un enfoque básico, los moduladores sigma-delta típicos tienen dos niveles de cuantificación, y los DAC deben modular promedios de onda cuadrada a gran escala; pero en el caso de AD1859, se utilizan 17 niveles de cuantificación, y la entrada del filtro de promediación puede verse como la tarea mucho más fácil de borrar los elementos completos de escala 1/16 de una escalera de 17 niveles. Además, el AD1859 muestrea la señal de entrada a 128 veces la frecuencia de muestreo de entrada, que es el doble de la frecuencia convencional. Los niveles de cuantificación adicionales y la mayor tasa de sobremuestreo significan que el espectro de salida contiene niveles mucho más bajos de energía de ruido fuera de banda; permitiendo una reconstrucción del filtro post-DAC mucho más simple. Los requisitos reducidos de rigidez y atenuación de la banda de transferencia dan como resultado una distorsión de fase más baja y una fidelidad mejorada.

¿Hay algún inconveniente? El problema que clásicamente limita el rendimiento de los convertidores multibit Σ-Δ es la no linealidad de los elementos del circuito pasivo utilizados para sumar los niveles de cuantificación. Los diseñadores que superan el problema han creado una arquitectura revolucionaria¹.

Otras características interesantes del chip incluyen el uso de tramado con una función de distribución de probabilidad triangular para reducir el ruido. reducir aún más la cuantificación; y filtrado de paso bajo en el chip que consta de un filtro de condensador conmutado de segundo orden, seguido de un filtro analógico de tiempo continuo de primer orden. Además de filtrar el ruido, se reducen los efectos de cualquier fluctuación residual del reloj maestro.

El AD1859 fue diseñado por Bob Adams, Tom Kwan y Bob Libert de la División de Productos Informáticos en Wilmington, MA.

Referencias

¹Consulte "Un DAC Σ-Δ estéreo de múltiples bits con una interfaz de reloj maestro asíncrono", por Tom Kwan, Bob Adams y Bob Libert, 1996 IEEE International Solid-State Circuits Conference Record.