Subclases JESD204B – Parte 1: Introducción a las subclases JESD204B y paciencia determinista

Introducción

Sin duda, una de las características de la era de la información es la creciente necesidad de recolectar, procesar y distribuir grandes cantidades de datos. En las redes de comunicaciones, esto significa más ancho de banda para la infraestructura y los componentes que se conectan a ella. En la industria médica, esto se traduce en información más detallada de escáneres, radiografías y otros instrumentos. Asimismo, esta rápida expansión del ancho de banda para pruebas y análisis se traduce en una necesidad de mayor velocidad y capacidad en los equipos de prueba electrónicos.

Esta demanda insuperable de datos requirió que JEDEC introdujera el estándar JESD204 para la conexión en serie de alta velocidad entre convertidores de datos y dispositivos lógicos. La revisión «B» del estándar, lanzada en 2022, impulsó las velocidades de datos del enlace en serie a 12,5 Gbps para satisfacer las necesidades de mayor ancho de banda de las aplicaciones actuales basadas en convertidores. Muchas de estas aplicaciones requieren datos para atravesar el sistema con un retraso constante conocido de un ciclo de energía al siguiente. Este concepto se conoce como latencia determinista (DL) y las disposiciones para este requisito también se introdujeron en JESD204B. Antes de la publicación de esta revisión, los diseñadores de sistemas que requerían una latencia determinista usaban circuitos de capa de aplicación externa para lograr el requisito. En el estándar JESD204B, se introducen tres subclases. La subclase 0 está destinada a ser compatible con versiones anteriores del estándar JESD204A y no existe ninguna disposición para implementar la latencia determinista. La subclase 1 proporciona una señal de referencia externa, llamada SYSREF, que proporciona una referencia a nivel de sistema para la sincronización de muestras. La subclase 2 define cómo se puede utilizar la señal SYNC~ como referencia a nivel de sistema para la sincronización de muestras. En todos los casos, es la referencia de temporización de la muestra la que se puede utilizar para implementar la latencia determinista. El propósito de este artículo es aclarar las diferencias operativas entre las tres subclases JESD204B y brindar al lector un conocimiento práctico de la implementación de su funcionalidad latente determinista individual.

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Los diseñadores de sistemas que requieren la exposición determinista de circuitos de pulsos de aplicaciones externas utilizaron este requisito para implementar este requisito antes de la publicación de esta revisión.

Una descripción general de la latencia determinista

El estándar JESD204B define la latencia determinista como la diferencia de tiempo entre el momento en que las muestras basadas en cuadros llegan al transmisor en serie y el momento en que el receptor en serie transmite las muestras basadas en cuadros. La latencia se mide en el dominio del reloj de cuadro y debe ser programable en incrementos al menos tan pequeños como el período del reloj de cuadro. La paciencia debe ser repetible desde un ciclo de encendido hasta el siguiente, así como cualquier evento de resincronización. Esta definición se ilustra en la Figura 1.

Figura 1. Ilustración de la latencia determinista.

La latencia determinista en un sistema JESD204 consta de retrasos fijos y retrasos variables. Las relaciones de fase arbitrarias de ciclo de potencia a ciclo de potencia dan como resultado retrasos variables entre dominios de reloj en bloques de procesamiento digital. En los sistemas JESD204A y JESD204B subclase 0, no se pueden tener en cuenta los retardos variables. Por lo tanto, hay una variación del ciclo de potencia en la latencia del enlace.

Subclase 0

La subclase 0 se proporciona principalmente en el estándar JESD204B para garantizar la compatibilidad con versiones anteriores de los dispositivos JESD204A. Esto puede ser deseable si los diseñadores de sistemas tienen un ASIC personalizado con una interfaz JESD204A heredada que quiere conectarse a un convertidor JESD204B con funcionalidad actualizada.

Requisitos JESD204B

El estándar JESD204B proporciona requisitos y recomendaciones para la operación en modo Subclase 0 que pueden diferir de los requisitos de otras subclases. En particular, los requisitos para una señal SYNC~ son exclusivos de la subclase 1.

Requisitos de SYNC~ (también se aplican a la subclase 2):

  • La salida SYNC~ del receptor JESD204B debe estar sincronizada con el reloj de cuadros del receptor.
    • También es necesario que el reloj de trama del transmisor esté sincronizado con SYNC~; esto se puede lograr habilitando la entrada SYNC~ del transmisor para restablecer el contador del reloj de cuadro; se debe especificar el retardo entre la entrada SYNC~ y el límite del reloj de cuadro
  • Se recomienda utilizar la misma lógica que el reloj del dispositivo (por ejemplo, LVDS)
  • No debe estar acoplado a CA
  • Se debe especificar el reloj del dispositivo para sincronizar ~ retraso (tDS_R) en el pin del dispositivo receptor
    • En un sistema donde el reloj de cuadros es más rápido que el reloj del dispositivo, SYNC~ se inicia y captura utilizando el reloj de cuadros; sin embargo, siempre se especifica tDS_R
  • El reloj del dispositivo en el transmisor debe especificar los tiempos de configuración y espera para SYNC ~

Implicaciones de cómo funciona la Subclase 0

La alineación de carriles en un solo enlace JESD204 se maneja automáticamente en el receptor JESD204 mediante el uso de un búfer elástico en cada carril JESD204. Durante la secuencia de alineación de canales inicial (ILAS), se monitorean todos los canales y cuando el carácter de control de alineación de inicio de multitrama llega al último canal entrante, todos los búferes se liberan simultáneamente. Esto se muestra en la Figura 2.

Figura 2. Alineación de carriles en un enlace.

Aunque se recomienda que tanto los relojes de cuadro del receptor como del transmisor estén sincronizados con la señal SYNC~ (consulte los requisitos de SYNC~ más arriba), no existe ningún mecanismo para sincronizar los relojes de cuadros múltiples locales (LMFC) a través del sistema. Por lo tanto, no es posible alinear enlaces entre múltiples convertidores utilizando métodos deterministas positivos. Por el contrario, varios convertidores dentro de un solo dispositivo configurado como parte de un solo enlace JESD204B se pueden alinear sin circuitos externos. La desalineación de LMFC agregará una latencia variable a la latencia general del enlace.

Solución de subclase 0 para sincronización multichip

Una ventaja de implementar la latencia determinista es que proporciona un medio para la sincronización de múltiples chips. Sin embargo, no es necesario implementar una latencia determinista para lograr la sincronización de múltiples chips. El estándar JESD204 permite agregar bits de control a los datos de la muestra para transmitir información sobre la muestra desde el transmisor al receptor. En las aplicaciones ADC, un bit de control se puede usar como marca de tiempo para indicar una muestra que coincide con una referencia externa. Si está utilizando un dispositivo de subclase 1 en el modo de operación de subclase 0, esto se puede lograr usando la entrada SYSREF. La señal SYNC~ también se puede utilizar en múltiples aplicaciones ADC conectadas a un solo dispositivo lógico. El requisito básico para la sincronización de chips múltiples es tener una referencia externa para los ADC y compatibilidad con bits de control en el transmisor JESD204.

Los AD9625 y AD9680 de ADI son dispositivos que admiten una función de marca de tiempo para la alineación de varios chips. La Figura 3 muestra un ejemplo de cómo se puede usar la entrada SYSREF para marcar la hora de la instancia que coincide con esta referencia externa. Como se muestra, cuando el reloj del dispositivo muestrea SYSREF, el bit de orden designado se establece en esa muestra. Esto se puede hacer para todos los dispositivos en el sistema JESD204B.

Figura 3. Bit de control de marca de tiempo agregado en varias TIC.

Una vez que las muestras de cada uno de los dispositivos tienen una marca de tiempo en el ADC, el dispositivo lógico puede alinear las muestras como se muestra en la Figura 4.

Figura 4. Ejemplos de alineación de marcas de tiempo.

Subclase 1

La alineación de carriles en el enlace y la alineación de chips múltiples se pueden lograr mientras se opera en el modo Subclase 0 como se mencionó anteriormente. Sin embargo, muchas aplicaciones no solo dependen de la sincronización de muestras de múltiples dispositivos, sino que también requieren un retraso crítico conocido en la transmisión de datos entre el convertidor y el dispositivo lógico. Por ejemplo, algunos usan aplicación ADC de bucle de retroalimentación para calibrar la ganancia analógica inicial. Esto se hace a menudo mediante el uso de una señal de entrada de prueba en el receptor. Los datos escaneados se utilizan luego para determinar los ajustes necesarios. Es esencial que conozca la latencia entre la entrada analógica y el dispositivo lógico que toma la decisión de ajuste. El tiempo de llegada de estos datos debe ser el mismo después de cada ciclo de energía e independientemente de los eventos de sincronización. En estas aplicaciones se debe implementar una latencia determinista.

En un sistema de subclase 0, los datos de muestra se liberan del receptor JESD204B después de que llega el último canal. Sin embargo, el tiempo de liberación puede variar de un ciclo de alimentación a otro. En un sistema de subclase 1, se establece un búfer de recepción y su tiempo de liberación se referencia a una señal SYSREF externa. Por lo tanto, no está sujeto a los cambios del ciclo de encendido que se encuentran en el sistema JESD204B. Este concepto se ilustra en la Figura 5.

Figura 5. Programe la publicación de datos utilizando SYSREF en el sistema Subclase 1.

El tiempo de liberación del búfer está referenciado a la señal SYSREF por su relación con LMFC. SYSREF se usa para alinear progresivamente los LMFC con cada dispositivo JESD204B en el sistema. Se hace referencia al tiempo de liberación del búfer para este LMFC alineado con SYSREF.

Requisitos del sistema y pautas para implementar la subclase 1

La precisión y confiabilidad de la latencia determinista en el sistema JESD204B depende de la relación entre el reloj del dispositivo y SYSREF. El reloj del dispositivo es el reloj de referencia del sistema del que se derivan el reloj de muestra (normalmente), el reloj JESD204B y el reloj serie. Se utiliza para capturar SYSREF y para alinear en fase el borde de ataque de los relojes de cuadros y de cuadros múltiples, como se muestra en la Figura 6. El estándar JESD204B proporciona requisitos y recomendaciones para SYSREF y el reloj del dispositivo. El estándar también proporciona pautas para el diseño de PCB y la sincronización del sistema. Sin embargo, cómo se implementan estos requisitos en un sistema JESD204B depende de los requisitos de nivel de sistema de la aplicación, como la incertidumbre de latencia determinista (DLU). La determinación de DLU y otros detalles de implementación específicos de la función se tratarán en detalle en «Subclases JESD204B (Parte 2): Consideraciones del sistema Subclase 1 frente a clase 2».

Figura 6. Alineación de fase de marcos de reloj utilizando SYSREF.

Requisitos clave y otras recomendaciones para la operación de Subclase 1:

  • El retraso entre el borde anterior de SYSREF y el marco y el límite de multitrama debe especificarse para cada dispositivo en el sistema JESD204B. En los productos de conversión ADI, esto se denomina retardo de SYSREF a LMFC.
  • El búfer de recepción se utiliza para almacenar datos en búfer y el SYSREF alineado con LMFC se utiliza como referencia definitiva para liberar datos. El estándar JESD204B define algo llamado Retardo de búfer de recepción (RBD). La CA determina la profundidad del búfer y se especifica entre 1 yk ciclos de cuadro (TF). El RBD se utiliza para compensar el retraso variable en el sistema. A medida que aumenta el número de cuadros en un cuadro múltiple, se puede tolerar un retraso más variable. Los dispositivos ADI DAC admiten valores k de 16 o 32. Se recomienda una configuración de 32 para la mayoría de las aplicaciones.
  • Dado que es probable que la implementación exacta de la latencia determinista varíe de un fabricante a otro e incluso de diferentes dispositivos del mismo fabricante, es importante utilizar el mismo modelo de convertidor cuando se requiere sincronización de varios chips en su sistema.
  • También es importante minimizar las desviaciones de carril entre dispositivos. Para las aplicaciones ADI DAC, la combinación de la compensación entre dispositivos y el retardo variable máximo debe ser menor que el período del (LMFC).
  • El reloj del dispositivo y SYSREF deben generarse desde el mismo dispositivo para garantizar la alineación de fase de las dos señales. El retraso entre los dispositivos SYSREF y el reloj del dispositivo también debe minimizarse.
  • El concepto de la combinación SYNC~ se introduce cuando se analiza cómo funcionan la subclase 0 y la sincronización multichip. Para un sistema de subclase 1, esto no es necesario.

SYSREF y reloj del dispositivo

La señal SYSREF puede ser un solo pulso, una onda cuadrada periódica o una onda cuadrada periódica discontinua. El periodo de la SYREF debe ser un múltiplo entero de la LMFC. Los dispositivos ADI admiten los tres tipos de señales SYSREF.

La temporización de la señal SYSREF debe controlarse con precisión con respecto al reloj del dispositivo para que el borde de muestreo del reloj del dispositivo sea fijo y conocido por el usuario. Como se mencionó anteriormente, la señal SYSREF debe ser fuente síncrona con el reloj del dispositivo. Por lo tanto, se recomienda que la generación SYSREF sea creada por el mismo dispositivo que proporciona el reloj de dispositivo de todo el sistema. El AD9525 es un dispositivo ADI adecuado para esta tarea.

El desplazamiento de la distribución del reloj JESD204B y otros requisitos de desplazamiento son más pautas que reglas. Se introdujeron para justificar cuánta capacidad de desalineación se recomienda para el detonador. Puede encontrarlos descritos en la sección 4.12 del estándar JESD204B. En “Subclases JESD204B (Parte 2): Subclase 1 vs. Consideraciones del sistema de subclase 2”.

Subclase 2

En lugar de utilizar una señal externa para proporcionar una referencia de temporización, los sistemas de subclase 2 utilizan la señal SYNC~ para proporcionar una latencia determinista y una sincronización multichip. La principal ventaja de esta implementación es que reduce la cantidad de pines y redes en el sistema JESD204B. Recuerde que la idea detrás de SYSREF en la subclase 1 es que se utiliza para sincronizar los relojes internos de tramas y multitramas en todos los dispositivos del sistema. Dado que SYNC~ se genera en función de la LMFC del receptor, lleva información de sincronización de la LMFC que se puede usar para lograr la misma sincronización entre el receptor y el transmisor como si se usara una referencia externa. SYNC~ requiere funcionalidad y precisión adicionales en comparación con SYNC~ subclase 1. Estos requisitos y los requisitos de temporización síncrona del sistema dan como resultado una frecuencia de reloj de dispositivo alcanzable más baja. Esto se tratará con más detalle en «Subclases JESD204B (Parte 2): Consideraciones del sistema Subclase 1 vs Subclase 2».

Los desafíos de cumplir con los requisitos de sincronización cuando se usa SYNC~ como referencia de sincronización son similares a los de usar SYSREF. La precisión de temporización del sistema está limitada por el desplazamiento distribuido de SYNC~ y el reloj del dispositivo en la PCB, así como por sus retardos de propagación. La resolución de la precisión dependerá del período de reloj del dispositivo. Al igual que con la subclase 1, el requisito de DLU del sistema determinará los límites de la asimetría de distribución.

En un sistema de subclase 1, el reloj/dispositivo de origen SYSREF es la referencia principal para las solicitudes de sincronización del dispositivo lógico. En un sistema de subclase 2, el dispositivo lógico es el controlador maestro de temporización y es responsable de las correcciones de fase LMFC en ambos lados del enlace. Cómo se logra esto depende de si el sistema está basado en DAC o ADC.

Descripción general de la implementación de CDA de subclase 2

En una aplicación ADC de la subclase 2, la anulación de SYNC~ es capturada por el reloj de detección, que suele ser el reloj del dispositivo, y se utiliza para restablecer la fase de su LMFC. Después de detectar y capturar SYNC~, además de restablecer su LMFC local, el transmisor JESD204B comenzará a transmitir caracteres K28.5 y continuará haciéndolo hasta que los relojes del sistema se hayan estabilizado. La parte ILAS del proceso de sincronización comenzará en el límite de LMFC después de que los relojes se hayan estabilizado. En un sistema ADC, la alineación del ADC LMFC no es un proceso iterativo y se logra con una sola afirmación SYNC~, como se muestra en la Figura 7. El SYNC~ periódico también se puede usar para monitorear la fase de alineación del transmisor LMFC. Consulte la sección 6.4 del estándar JESD204B para obtener más detalles.

Figura 7. Alineación de fase de relojes de cuadro utilizando SYNC~.

Descripción general de la subclase DAC 2

En la operación de subclase 2, es El LMFC del dispositivo lógico es la referencia maestra de LMFC y el convertidor LMFC debe estar alineado en fase con él. En una implementación de DAC de subclase 2, el dispositivo lógico usa el reloj de detección (típicamente el reloj del dispositivo) para sincronizar uno o más dispositivos DAC. El dispositivo lógico detectará la diferencia de fase entre su propio LMFC y el LMFC del DAC y enviará comandos de ajuste al DAC durante la parte de sincronización de ILAS. El ILAS tiene una longitud de cuatro multitramas y los parámetros del enlace, incluida la información de ajuste de fase de la LMFC, se transmiten al receptor durante el segundo período de la LMFC. Los comandos de ajuste de fase LMFC dados por el dispositivo lógico a los DAC en el sistema JESD204B se dan a continuación:

  • PHADJ (ajuste de fase): Este comando indica si se requiere o no ajuste de fase.
  • ADJCNT (recuento de ajustes): este comando muestra el número de pasos de ajuste necesarios.
  • ADJDIR (ajustar dirección): Este comando indica si avanzar o ralentizar la fase LMFC.

Dependiendo de la resolución del reloj sintonizado y su relación con el período LMFC, puede tomar más de un período ILAS para sintonizar el LMFC del DAC. Después de realizar cualquier ajuste de fase en el DAC, emite un informe de error que declara SYNC~ bajo. El transmisor en el dispositivo lógico utilizará esta reafirmación para volver a detectar la diferencia de fase de LMFC. Si no se requieren más ajustes, el bit PHADJ se restablece durante ILAS y el receptor no emite un informe de error. En este punto, los LMFC están alineados y puede comenzar la transmisión de datos del usuario. Si se requieren más ajustes, el emisor del dispositivo lógico iniciará otra iteración del proceso. Consulte la sección 6.4 del estándar JESD204B para obtener más detalles.

Una vez que los LMFC de todos los dispositivos del sistema JESD204B están alineados en fase, la latencia determinista se logra mediante los mismos métodos que la subclase 1. Es decir, el tiempo de liberación del búfer recibido se relaciona con el LMFC alineado en fase. el tiempo de llegada determinista de los datos de la ruta de llegada final, como se muestra en la Figura 5. La única diferencia es cómo se logra la alineación de fase LMFC.

Requisitos del sistema y pautas para implementar la subclase 2

La precisión y confiabilidad de la latencia determinista en el sistema JESD204B depende de la relación entre el reloj del dispositivo y cada una de las señales SYNC~ en el sistema JESD204B. Al igual que con la subclase 1, el reloj del dispositivo es el reloj de referencia del sistema del que se derivan el reloj de muestra, el reloj JESD204B y el reloj en serie. Se utiliza para capturar SYNC~, que proporciona información al dispositivo lógico con respecto a las relaciones de fase de LMFC en todo el sistema. El estándar JESD204B proporciona requisitos y recomendaciones para la operación de Subclase 2, que se resumen a continuación.

  • Para ADC:
    • El ADC debe ajustar su reloj de cuadro interno y LMFC (y posiblemente su reloj de muestra) al SYNC~ detectado por el dispositivo lógico.
    • La resolución del ajuste de LMFC debe establecerla el fabricante del dispositivo y limitar la precisión de sincronización del sistema.
    • La resolución de detección de SYNC~ debe ser establecida por el fabricante del dispositivo y limitará la precisión de sincronización del sistema.
    • Se debe especificar el retraso entre la eliminación de SYNC~ y el límite de ADC de LMFC, como se muestra en la Figura 7.
  • Para DAC:
    • El DAC debe poder ajustar su reloj de marco interno y LMFC de acuerdo con las instrucciones del dispositivo lógico (como se describe en la sección Descripción general de la implementación de la subclase 2 del DAC).
    • Se debe especificar la resolución de sintonización LMFC DAC (en períodos de reloj del dispositivo DAC).
    • El DAC debe emitir un informe de error cada vez que se realiza un ajuste de fase.
  • Para dispositivos lógicos en una aplicación DAC:
    • Deben poder detectar la fase SYNC relativa a su propio LMFC en incrementos del reloj detectado (generalmente el reloj del dispositivo).
    • Deben poder calcular ADJCNT en función de la solución ajustada de DAC.
    • Deben poder enviar información correctiva al DAC durante ILAS (como se describe en la Tabla 1)

Pensamientos finales

Para satisfacer las demandas de una capacidad de procesamiento de datos más rápida en las aplicaciones actuales y futuras, JESD204B define la interfaz multigigabit como un canal de comunicación esencial entre los convertidores de datos y los dispositivos lógicos. Un paso importante en el diseño de su sistema es decidir qué subclase necesita su aplicación. Para sistemas que no requieren latencia determinista, una de las tres subclases será suficiente, pero la subclase 0 será la menos problemática de implementar. Si la latencia es un requisito crítico, se deben tener en cuenta otras consideraciones a nivel del sistema para los diseños de subclase 1 o subclase 2. Sistemas de subclase 1 versus subclase 2”, analizaremos algunos de estos problemas para ayudar a los diseñadores de sistemas. una decisión informada sobre la subclase de JESD204B que es correcta por diseño.

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