Obtenir des performances de 14 bits à partir d’un CNA à chaîne de 32 canaux de 14 bits

Vue d’ensemble

Le convertisseur N/A à 32 canaux et 14 bits de sortie en tension AD5532 peut être utilisé en mode DAC (utilisé pour accéder à plusieurs représentations analogiques de numérique données) ou Infinite Échantillon et maintien (ISHA) (pour stocker et accéder à des représentations analogiques de analogique données). Les DACs ont une monotonicité de 14 bits, mais seulement une non-linéarité intégrale de ±0,39%. Cet article montre comment les DACs peuvent être calibrés pour offrir des performances de 14 bits.

Figure 1. Schéma fonctionnel de l’AD5532.

Dans DAC en mode DAC, le registre DAC sélectionné est écrit via l’interface série 3 fils ; la sortie analogique (VOUT) de ce DAC est ensuite mise à jour pour refléter le nouveau contenu du registre DAC. La sélection du DAC s’effectue via cinq bits d’adresse, A0-A4. La référence, la tension appliquée à la broche OFFS_IN et le gain de l’amplificateur de sortie se combinent pour déterminer la plage de sortie de l’AD5532.

Dans ISHA mode, la tension d’entrée, VIN, est échantillonnée et convertie en un mot numérique. L’entrée non inverseuse de l’appareil sélectionné (nth) Le tampon de sortie (étage de gain et de décalage) est lié à VIN pendant la période d’acquisition pour éviter les sorties parasites transitoires pendant que le ne DAC acquiert le code correct, une étape réalisée en 16 µs maximum. La sortie du DAC mis à jour est ensuite connectée à l’entrée non inverseuse du ne tampon de sortie et prend le contrôle de sa tension de sortie. Comme la tension de sortie du canal est effectivement la sortie d’un convertisseur numérique-analogique avec une entrée fixe, il n’y a pas de statisme associé. Tant que l’appareil est alimenté, la tension de sortie restera constante jusqu’à ce que ce canal soit à nouveau adressé.

La sortie analogique est limitée à une plage allant de VSS + 2 V à VDD – 2 V en raison de contraintes de marge de sécurité dans l’amplificateur de sortie. Le dispositif fonctionne avec AVCC = 5 V ±5%, DVCC = 2,7 V à 5,25 V, VSS = -4,75 V à -16,5 V, et VDD = 8 V à 16,5 V ; et il nécessite une référence stable de +3-V sur REF_IN, ainsi qu’une tension de décalage sur OFFS_IN.

En mode de fonctionnement DAC, les DAC de l’AD5532 sont garantis monotones sur 14 bits (non-linéarité différentielle <1 LSB)-ce qui les rend idéalement adaptés aux applications de contrôle en boucle fermée Précisionest toutefois limitée par l’architecture peu encombrante des DACs à chaîne. Les spécifications des DACs intégrale l’erreur de non-linéarité (INL) est de 0,39 % maximum de la pleine échelle (0,15 % typique), ou 64 (24,5 typiques) bits les moins significatifs dans un dispositif de 14 bits. Nous pouvons donc dire que la linéarité intégrale du DAC dans le pire des cas est comparable à celle d’un appareil 8 bits, même s’il a une résolution de 14 bits.

Ce niveau de performance dans le pire des cas est acceptable pour de nombreuses applications, surtout si l’on considère que l’AD5532 peut à tout moment stocker et lire de manière économique et compacte 32 points de données analogiques avec une résolution de 61 parties par million. Mais il existe de nombreuses applications où, bien que ce type de performance soit essentiel, une meilleure précision est également nécessaire. Notre objectif ici est de montrer un moyen de calibrer l’AD5532 pour des performances 14 bits complètes avec un maximum de seulement 256 coefficients de calibrage (128 points de données) par DAC, en utilisant un contrôleur et un maximum de 8 192 emplacements de mémoire. La figure 2 montre le type d’amélioration qui peut être obtenu.

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Figure 2
Figure 2. Erreur de linéarité non calibrée comparée à l’erreur de linéarité post-calibrage pour un calibrage de 128 points d’un canal AD5532 typique à 25°C.

Ce qui suit décrit l’architecture de base du DAC et une méthode d’étalonnage qui peut être facilement mise en œuvre pour atteindre un niveau d’erreur INL de 1 LSB.

Architecture du DAC

Le commun string DAC est l’un des concepts de circuit DAC les plus anciens et les plus simples. Les implémentations DAC à chaîne de résistances sont intrinsèquement monotones par conception et se caractérisent par leur simplicité, leur petite taille (par résistance) et leur faible consommation d’énergie. Mais un inconvénient majeur est que 2N résistances sont nécessaires pour l’implémenter directement – par exemple, 16 384 pour 14 bits. Afin de réduire le nombre de résistances et la taille de la puce, l’AD5532 intègre deux chaînes de 128 résistances (7 bits) – un CNA de chaîne principale pour les 7 bits les plus significatifs, et un CNA de chaîne secondaire de 7 bits. L’architecture de base est illustrée à la figure 3 (brevet américain 5,969,657). Le CNA de la sous-chaîne chevauche la chaîne principale, toujours en parallèle avec l’une des résistances de la chaîne principale.

Figure 3
Figure 3. Architecture générale du DAC à chaîne.

Les CNA résistifs de type potentiomètre à multiplication directe souffrent d’une non-linéarité de la taille du pas en raison du chargement variable de la sous-chaîne en parallèle avec la chaîne principale. Mais dans les CNA tels que l’AD5532, le chargement de la sous-chaîne est le même à tous les niveaux et est traité, non pas comme une source d’erreur majeure, mais comme une caractéristique de la fonction de transfert du CNA. L’erreur de chargement de la sous-chaîne est de 1 LSB.

Le CNA AD5532, utilisant l’architecture décrite ci-dessus, est composé d’un CNA principal à chaîne de 7 bits (128 résistances) et d’un CNA secondaire à chaîne de 7 bits (127 résistances) qui ponte les résistances individuelles du CNA principal. L’erreur de non-linéarité intégrale (INL) est déterminée par l’adaptation des résistances du DAC principal. Le sub-DAC fournit les 127 codes inférieurs de la fonction de transfert. La linéarité du sous-CAD peut être approximée par des segments linéaires par morceaux.

Fonction de transfert du DAC :

Les principaux DAC de l’AD5532 sont soulevés de DACGND de typiquement 50 mV (au moyen de résistances au bas du DAC). Ainsi, le bas d’un DAC est généralement à 50 mV, tandis que le haut du DAC est généralement à Vréf. La figure 4 montre comment la fonction de transfert nominale du DAC est dérivée pour un seul canal.

Figure 4
Figure 4. Circuit équivalent du DAC AD5532

La fonction de transfert standard du DAC qui s’applique à l’AD5532 est :

Équation 1

où :

N = Valeur du code DAC en décimal (0

Vref_top= Vref et Vref_bottom= 50 mV (typ)

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L’étage de sortie amplifie et compense ensuite la valeur de Vdac sortie comme suit :

Équation 2

où :

Le gain est généralement de 3,52 et Voffs_In est ce que l’utilisateur programme.

Pour Voffs_In = 0 et Vréf = 3 V

Vout (code zéro) = 3,52 * 50mV = 176 mV (typ)

Vout (milieu d’échelle)= 3,52 *1,525V = 5,368 V (typ)

Vout (pleine échelle)= 3,52 * 3V = 10,56V (typ)

Schéma d’étalonnage :

Comme indiqué ci-dessus, ce schéma d’étalonnage s’applique à toutes les pièces de la famille AD5532. La courbe INL globale peut être considérée comme 128 segments linéaires par morceaux, correspondant aux écarts de valeur de résistance dans la chaîne supérieure, qui sont ensuite interpolés linéairement dans la chaîne inférieure. Comme les petits écarts de résistance dans la chaîne de résistance supérieure, qui produisent des non-linéarités importantes au niveau 14 bits, varient d’un canal à l’autre et d’une partie à l’autre, il n’existe pas de courbe INL «typique» ; chaque DAC doit être calibré individuellement. Le schéma d’étalonnage décrit ici génère des corrections pour les 128 codes inférieurs à l’aide d’un Mx + C approximation pour les valeurs de correction dans chaque segment C est la correction requise au début d’un segment, M est la pente mémorisée jusqu’au début du segment suivant, et x est le rapport analogique correspondant à un code 7 bits donné.

L’utilisateur peut donc développer une table d’étalonnage en mesurant la différence, Centre la valeur attendue et la valeur réelle pour chacun des 128 codes supérieurs, en calculant les pentes incrémentielles (M), et en stockant les deux valeurs en mémoire pour chaque intervalle de 128 points, comme le montre la Figure 5. Ensuite, pendant l’exécution, détermine le segment, et donc C & M, à partir des 7 bits supérieurs, calcule la valeur d’interpolation déterminée par les 7 bits inférieurs, et applique la correction à l’entrée du DAC.

Figure 5
Figure 5. Utilisation des segments du DAC pour linéariser la fonction de transfert.

L’étalonnage tous les 128 codes, c’est-à-dire tous les segments, réduira l’erreur INL à moins de ±1 LSB au niveau 14 bits par rapport au pire cas de ±64 LSB pour le DAC non étalonné. Si toutes les données de correction doivent être stockées dans moins de mémoire que 8192 mots, le nombre de points d’étalonnage peut être réduit en augmentant l’intervalle d’étalonnage à 256 ou 512 points – mais cela réduira la linéarité intégrale globale.

La figure 6 est un graphique de l’erreur de linéarité pour un canal DAC AD5532 avant étalonnage, généralement de l’ordre de 10 bits. Dans tous ces graphiques, l’axe Y représente l’erreur de linéarité exprimée en LSB (1 LSB = 61 ppm), tandis que l’axe X est le code de 14 bits chargé dans le DAC.

Figure 6
Figure 6. Tracé de linéarité de précalibrage de l’AD5532

La figure 7 montre les erreurs de non-linéarité sur le même canal, après la mise en œuvre d’un étalonnage de 128 points, comme indiqué ci-dessus. On peut voir que l’erreur INL est maintenant à ±1 LSB près.

Figure 7
Figure 7. Erreurs de linéarité après un étalonnage de 128 points.

Les graphiques des figures 6 et 7 sont à 25°C. L’annexe A montre les erreurs de linéarité à -40°C et +85°C après la mise en œuvre d’un schéma d’étalonnage à 128 points à 25°C. Les erreurs dans le pire des cas semblent être environ deux fois plus importantes qu’à 25°C.

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Comme indiqué ci-dessus, l’étalonnage peut également être mis en œuvre en utilisant un plus petit nombre de points d’étalonnage. L’augmentation des erreurs de linéarité qui résulte de l’utilisation de moins de points d’étalonnage est démontrée à l’Annexe B.

Implémentation matérielle

La figure 8 montre une implémentation matérielle typique utilisant l’AD5532. En général, le contrôleur écrit directement à l’AD5532, fournissant l’adressage et calculant les valeurs d’entrée des données calibrées pour mettre à jour les canaux concernés.

Figure 8
Figure 8. Mise en œuvre matérielle typique

Le schéma d’étalonnage nécessite l’ajout d’un bloc mémoire pour stocker la M et C données d’étalonnage pour chaque segment de la fonction de transfert du DAC. En utilisant un schéma d’étalonnage de 128 points, 256 coefficients d’étalonnage doivent être stockés pour chaque DAC.

L’étalonnage de l’AD5532 complet nécessite le stockage de 8192 coefficients. En termes de taille de mémoire, le coefficient de pente (M) nécessitera généralement 6 bits et le coefficient de décalage (C) nécessite également environ 6 bits. La taille de la mémoire requise peut être réduite au détriment de la précision, comme indiqué ci-dessus et dans l’annexe B.

Lors de l’écriture de données dans un DAC spécifique, le contrôleur prend le code d’entrée et va dans la mémoire pour prendre les M et C coefficients pour le segment défini par le code d’entrée. Le contrôleur effectue ensuite une interpolation linéaire pour déterminer le code correct à écrire dans le DAC.

Conclusion

En utilisant un simple schéma d’interpolation, il est possible d’améliorer considérablement les performances de linéarité des produits DAC de la famille AD5532.

Nous avons montré qu’il est possible d’obtenir des performances de linéarité de 14 bits après un étalonnage de 128 points à 25°C. La linéarité avant étalonnage est généralement de l’ordre de 8 à 10 bits.

Tout ce qu’il faut pour mettre à niveau un AD5532 existant afin d’améliorer ses performances dans un système doté d’une puissance de calcul, c’est la capacité de générer des informations d’étalonnage et de fournir un bloc mémoire pour stocker les coefficients d’étalonnage.

Annexe A. Linéarité à d’autres températures après un étalonnage à 25°C.

La figure A1 montre les performances de linéarité non calibrées et l’erreur de linéarité post-calibrage après un calibrage de 128 points sur un seul canal AD5532 à 25°C. Les figures A2 et A3 montrent les performances en fonction de la température après l’étalonnage à 25°C. Les graphiques montrent l’erreur de linéarité (axe Y) en LSBs par rapport au code d’entrée numérique (axe X)

Figure A1-A3
Figure A1, 2, 3. Erreurs de linéarité non étalonnées de l’AD5532 et linéarité améliorée après un étalonnage de 128 points à 25°C, -40°C et 85°C. Note le changement d’échelle pour A2 et A3.

Annexe B. Performances réalisables avec moins de points d’étalonnage

Les performances optimales de l’étalonnage de l’AD5532 – avec un effort raisonnable – sont obtenues en mettant en œuvre un schéma d’étalonnage de 128 points. Afin de réduire le temps d’étalonnage et les besoins en mémoire, le nombre de points d’étalonnage peut être réduit au détriment de la précision globale. Les graphiques inclus dans les figures B1,2,3,4 comparent les erreurs de pré-calibrage avec l’amélioration successivement réduite obtenue en utilisant 128, 64, 32 et 16 points d’étalonnage (25°C).

Figure B1-B4
Figures B1, 2, 3, 4. Performances de linéarité de l’AD5532 sans étalonnage et après les étalonnages respectifs de 128, 64, 32 et 16 points à 25°C.

Remerciements

Nous souhaitons remercier Donal Geraghty, Patrick Kirby, John O’Sullivan et Catherine Redmond pour leurs précieuses contributions.

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