Diseñe un oscilador local directo de 6 GHz con un nuevo sintetizador PLL de banda ancha, entero-N

Introducción

Estableciendo un nuevo punto de referencia para la velocidad y el rendimiento del ruido de fase de RF, el sintetizador de bucle de bloqueo de fase ADF4106 está completamente especificado para operar a frecuencias de hasta 6,0 GHz. Esto permite simplificar enormemente los diseños para la banda ISM superior de 5,4 GHz a 5,8 GHz. Fabricado en un proceso BiCMOS avanzado de 0,35 µm, desplaza al ADF4113 de 4 GHz compatible con pin y software como el sintetizador de N entero más rápido disponible, ¡y puede lograr un ruido de fase 3 dB más bajo para arrancar! Solo requiere un suministro de 3,3 V, pero su pin VP se especifica en hasta 5,5 V, para compatibilidad con los niveles de voltaje de sintonización que a menudo requieren los VCO modulares utilizados en las estaciones base.

Figura 1
Figura 1. Diagrama de bloques funcional del ADF4106

El sintetizador de frecuencia ADF4106 (Figura 1) se puede utilizar para implementar osciladores locales (LO) en las secciones de conversión ascendente y descendente de receptores y transmisores inalámbricos. Consta de un detector de frecuencia de fase (PFD) digital de bajo ruido, una bomba de carga de precisión, un divisor de referencia programable, contadores A y B programables y un preescalador de módulo dual (P/P+1). Los contadores A (6 bits) y B (13 bits), junto con el preescalador de módulo dual (P/P+1), implementan un divisor N (N = BP+A). Además, el contador de referencia (R) de 14 bits permite frecuencias REFIN seleccionables en la entrada PFD. Se puede implementar un bucle de bloqueo de fase completo (PLL) si el sintetizador se utiliza con un filtro de bucle externo y un oscilador controlado por voltaje (VCO). Su gran ancho de banda significa que los duplicadores de frecuencia pueden eliminarse en muchos sistemas de alta frecuencia, lo que simplifica la arquitectura del sistema y reduce los costos.

El amplio ancho de banda le permite funcionar como un oscilador local de 6 GHz

Figura 2
Figura 2. Arquitectura PLL estándar

La arquitectura del sistema PLL estándar, utilizada por el ADF4106, y su predecesor, el ADF4113, se muestra en la Figura 2. Dado que la frecuencia operativa máxima del ADF4113 es de aproximadamente 4 GHz, las frecuencias más altas requieren el uso de un duplicador de frecuencia, que generalmente llama para un amplificador de RF adicional para producir un nivel adecuado para el duplicador. El uso del ADF4106 elimina el duplicador de frecuencia y su circuito asociado, logrando un LO mucho más simple y más eficiente en energía. Por ejemplo, el diseño que se muestra en la Figura 3 genera frecuencias de salida de RF, con una separación de canales de 1 MHz, desde 5,4 GHz hasta 6,0 GHz. El ruido de fase medido en el extremo superior fue de -83 dBc/Hz.

figura 3
Figura 3. El ADF4106 utilizado para implementar un oscilador local de 6,0 GHz.

Debido a que la impedancia de entrada del ADF4106 a esta alta frecuencia operativa es muy cercana a los 50 ohmios, no se necesita una resistencia de terminación de 50 ohmios en la entrada de RF para obtener la máxima eficiencia de transferencia de energía. Cuando se opera a frecuencias más bajas, el s-los parámetros en la hoja de datos dan los valores de impedancia necesarios para la coincidencia.

El bajo ruido de fase le permite funcionar como un oscilador local de 1,5 GHz de ajuste rápido y bajo ruido

El ADF4106, junto con un divisor de ancho de banda amplio, puede mejorar el ruido de fase y el tiempo de bloqueo de un circuito oscilador local estándar a frecuencias inferiores a 2,0 GHz.

Un sistema inalámbrico típico podría estar generando frecuencias en incrementos de 200 kHz desde 1450 MHz a 1500 MHz. Usando una arquitectura de N entero para hacer esto, se necesita una frecuencia de referencia del detector de fase/frecuencia de 200 kHz, y el valor de N variaría de 7250 (1450 MHz) a 7500 (1500 MHz).

El uso del ADF4106 para obtener el mejor rendimiento daría una cifra de ruido de fase de –88 dBc/Hz. Las derivaciones típicas de referencia en un sistema de este tipo serían –88 dBc a 200 kHz y –90 dBc a 400 kHz. Implementando un ancho de banda de bucle de 20 kHz, el tiempo de bloqueo típico para 10 grados de error de fase sería de 250 µs.

Figura 4
Figura 4a. Arquitectura para mejorar el tiempo de bloqueo, el ruido de fase y los estímulos de referencia.

Sin embargo, la operación de banda ancha posible con el ADF4106 permite considerar una arquitectura alternativa, que se muestra en la Figura 4a. En esta configuración, el centro PLL se opera a un múltiplo de la frecuencia de salida final deseada. En el ejemplo anterior, el rango de frecuencia deseado final es de 1450 MHz a 1500 MHz. Un múltiplo dentro del rango de frecuencia del dispositivo es de 5800 MHz a 6000 MHz (4 veces la banda de salida deseada). En el esquema propuesto, que se muestra en la Figura 4a, FPFD opera a 800 kHz, la banda FVCO es de 5800 MHz a 6000 MHz, y la salida LO final del sistema se obtiene dividiendo FVCO por 4.

FAFUERA = (FDPF × norte)/X (1)

Algunas consecuencias del uso de esta arquitectura se describen a continuación.

Reducción de ruido de fase

El ruido de fase del sintetizador tiene un registro de 10FDPF relación. Esto significa que por cada duplicación de la frecuencia de PFD, habrá una degradación de 3 dB en el ruido de fase del sintetizador. Sin embargo, la salida del VCO se dividirá y su ruido de fase obedece a 20 logX regla. Entonces, por cada duplicación de X, habrá una ganancia de 6 dB en el rendimiento de ruido de fase. Si la frecuencia de PFD se cuadruplica, como se indicó anteriormente, FVCO se divide por cuatro, para terminar con el correcto FAFUERA. Por lo tanto, se perderán 6 dB debido a la cuadruplicación de FDPF y se obtienen 12 dB debido a la división por cuatro, lo que da como resultado una ganancia general de 6 dB en el rendimiento de ruido de fase, utilizando la Figura 4a, en comparación con el uso de la arquitectura estándar. En el ejemplo anterior, el ruido de fase resultante sería de –94 dBc/Hz.

Reducción de espuelas de referencia

En un PLL de N entero, las frecuencias espurias ocurren en múltiplos enteros de la frecuencia PFD en la salida del VCO. En la Figura 4a, si se considera FVCOestas espuelas estarán en FDPF, 2FDPF, 3FDPFetc. Sin embargo, en FAFUERAla frecuencia fundamental se divide por X (X = 4) pero las frecuencias espurias todavía existen en los múltiplos enteros de la frecuencia PFD. Tenga en cuenta, sin embargo, que su amplitud se reduce en 20 logX (20 log4 = 12 dB). Consulte la Figura 4b.

Figura 4B
Figura 4b. Comparando el espectro de salida en FVCO y FAFUERA de la figura 4a.

Entonces, usando la arquitectura de la Figura 4a con X = 4, y generando una FOUT de 1450 MHz a 1500 MHz con un espaciado de 200 kHz, los picos de frecuencia existirán en múltiplos enteros de 800 kHz, la frecuencia de PFD, en niveles por debajo de –90 dBc. Tenga en cuenta que, aunque la frecuencia de paso es de 200 kHz, el impulso de frecuencia más bajo es de 800 kHz.

Menor tiempo de bloqueo

Dado que el PFD en la Figura 4a está operando a una frecuencia más alta, las comparaciones de fase ocurren a una tasa más alta; esto hará que el bucle se bloquee más rápido. Además, debido a la mayor frecuencia de PFD, es posible un ancho de banda de bucle más amplio, y esto también ayuda a mejorar el tiempo de bloqueo. En este ejemplo, el tiempo de bloqueo es de aproximadamente 70 µs dentro de los 10° del error de fase para un ancho de banda de bucle PLL de 80 kHz.

La implementación real de la Figura 4a se muestra en la Figura 5.

Figura 5
Figura 5. Uso del ADF4106 con un divisor de salida para generar un oscilador local de 1,5 GHz.

En resumen, el circuito de la Figura 5 proporciona el siguiente rendimiento:

Ruido de fase –94 dBc/Hz a compensación de 1 kHz
Espuelas de referencia<–100 dBc (nivel de ruido del sistema) a compensaciones de 200 kHz, 400 kHz, 600 kHz
–90 dBc @ compensación de 800 kHz
Tiempo de bloqueoError de fase de 70 µs a 10°

El precio de este rendimiento mejorado es el costo adicional del divisor de salida y el consumo de energía adicional del sistema como un todo (el HMC generalmente agrega 68 mA al requisito de corriente de 13 mA del ADF4106). Por lo tanto, el rendimiento mejorado debe ser un requisito fundamental para optar por esta arquitectura. El espacio de placa adicional necesario para la implementación es mínimo, ya que la HMC viene en un paquete SOIC de 8 derivaciones.

Banda ancha

El proceso de fabricación de BiCMOS de 0,35 µm y la cuidadosa aplicación de las técnicas de diseño de RF permiten que la sección del preescalador del ADF4106 funcione hasta 6,0 GHz con un nivel de entrada de –10 dBm (referido a 50 ohmios), garantizado en el rango de temperatura industrial ( –40 a +85°C). La Figura 6 a continuación muestra un gráfico de sensibilidad típico para el ADF4106 en un paquete TSSOP a –40 °C, +25 °C y +85 °C. Se puede ver claramente que el rendimiento a 6 GHz está dentro de los límites del dispositivo con señales por debajo de -15 dBm.

Figura 6
Figura 6. Sensibilidad de ADF4106 frente a frecuencia.

Ruido de fase

ruido de fase, una medida de la pureza de la señal del oscilador local, es la especificación más crítica en la sección del oscilador local de las radios, con una relación directa con la sensibilidad del receptor. Es la relación entre la potencia de salida de la portadora y la potencia de ruido en un ancho de banda de 1 Hz con un desplazamiento dado de la portadora. Expresado como una relación logarítmica, las unidades de ruido de fase son dBc/Hz. El ruido de fase normalmente se mide con un analizador de espectro.

Figura 7
Figura 7. Modelo básico de bucle de bloqueo de fase.

El circuito de la Figura 7 se utilizará como modelo de circuito para la discusión del ruido de fase.

El ruido de fase total en un bucle sincronizado en fase (dB) se puede expresar de la siguiente manera:

NPTOTAL = PNSINTETIZADOR + 20 Iniciar sesiónnorte + 10 Iniciar sesiónFDPF (2)

dónde

NPTOTAL es el ruido de fase total del PLL

NPSINTETIZADOR es el ruido de fase debido al propio circuito del sintetizador PLL
20 registro norte es el aumento del ruido de fase debido a la ampliación de frecuencia asociada con la relación de retroalimentación, 1/norte.
10 registroFDPF es el aumento de ruido asociado con la frecuencia PFD entrante. El gráfico de la Figura 8 muestra las características de ruido de fase del ADF4106 en función de la frecuencia de PFD, FPFD.

Figura 8
Figura 8. Ruido de fase ADF4106 frente a frecuencia PFD.

Con un ruido total medido dado, el ruido del sintetizador se puede inferir como:

NPSINTETIZADOR = PNTOTAL – 20 registronorte – 10 registroFDPF (3)

Esto proporciona una figura de mérito para el propio circuito del sintetizador PLL, independientemente del ruido aportado por el valor PLL N y la frecuencia PFD, ya que estos serían los mismos para cualquier circuito similar que se compare. Para el ADF4106, esta cifra es de –219 dBc/Hz, una mejora de 3 dB con respecto al ADF4113, que había sido el mejor sintetizador de N entero disponible en términos de ruido de fase.

Con esta cifra de mérito de ruido de fase, un ingeniero puede calcular el ruido de fase PLL total para cualquier frecuencia de PFD y frecuencia de salida de RF dadas. Por ejemplo, considere la generación de una señal de oscilador local con frecuencias de 1700 MHz a 1800 MHz y una separación entre canales de 200 kHz. Usando la ecuación (2), el ruido de fase de cierre usando el ADF4106 como sintetizador PLL es

NPTOTAL = –219 + 20 log(9000) + 10 log(200 x 103)
= (–219 + 79 + 53) dBc/Hz
= –87dBc/Hz

La figura 8 muestra que el ADF4106 obedece el registro de 10FDPF «regla» (ruido de fase PFD sustancialmente lineal con frecuencia logarítmica) bastante consistente hasta 30 MHz. Algunos dispositivos de N entero comienzan a degradarse rápidamente una vez que la frecuencia de PFD supera 1 MHz.

Obsérvese que la cifra de mérito de –219 dBc/Hz se obtiene extrapolando la Figura 8 a 1 Hz. El gráfico se puede utilizar para identificar rápidamente el rendimiento posible en una configuración de PLL determinada una vez que se conoce el valor N. Por ejemplo, 200 kHz en el gráfico corresponde a un ruido de fase de -166 dBc/Hz. Agregar 20 registrosnorte (79 dBc) da un ruido de fase PLL de -87 dBc/Hz.

Referencias

  1. corporación de mini circuitos, Manual del diseñador de VCO 1996.
  2. LWCouch, Sistemas de comunicaciones digitales y analógicos Macmillan Publishing Company, Nueva York, 1990.
  3. P.Vizmüller, Guía de diseño de RF Casa Artech, 1995.
  4. RL Mejor, Lazos de enganche de fase: diseño, simulación y aplicaciones Tercera edición, McGraw Hill, 1997.
  5. Bannerjee, Decano «Rendimiento, simulación y diseño de PLL» Sitio web nacional de semiconductores.
  6. Hoja de datos de Analog Devices Inc. para ADF4106
  7. Corporación hitita de microondas. Hoja de datos para HMC362S8G
  8. Curtin, Mike «Phase-Locked Loops», serie de 3 partes en Diálogo analógico 33-3, 33-5 y 33-7 (1999). También en copia impresa: Diálogo analógico Volumen 33, 1999.
  9. Goldberg, Bar-Giora, Síntesis de frecuencia digital desmitificada (LLH, 1999).
  10. Egan, William F, Síntesis de frecuencia por bloqueo de fase: 2ª edición 1999, John Wiley and Sons (1999).

Agradecimientos

Una nota de agradecimiento a Bill Hunt por sus valiosos comentarios editoriales y a Brendan Daly, quien verificó los circuitos utilizados. El autor también desea agradecer a todos los clientes de ADI que han brindado valiosos comentarios sobre este dispositivo.

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