Optimización del reloj del convertidor analógico-digital: una perspectiva de ingeniería de pruebas

Optimizar el reloj de un sistema puede ser tan difícil como gratificante. Puede ser relativamente fácil diseñar un convertidor analógico-digital código con unos respetables 350 femtosegundos (fs) de fluctuación, pero ¿es esto suficiente para los requisitos actuales de alta velocidad? Por ejemplo, al probar un AD9446-100 -un ADC de 16 bits a 100 MHz- en Nyquist con un reloj de muestreo de 100 MHz, 350 fs de fluctuación pueden degradar la relación señal-ruido (SNR) en unos 3 dB. Cuando el mismo aparato se somete a la prueba de los 3^rd En la zona de Nyquist con una entrada analógica de 105 MHz, la degradación puede llegar a ser de 10 dB. Para reducir la fluctuación del reloj a un nivel más tolerable de 100 fs o menos, el diseñador debe comprender de dónde procede la fluctuación del reloj, así como cuánta fluctuación puede tolerar el ADC. Puede ser muy desalentador darse cuenta -demasiado tarde- de que el rendimiento del circuito de reloj está limitado por el jitter, y que este problema podría haberse evitado más fácilmente durante la fase de diseño.

Aquí veremos las especificaciones de reloj relevantes y cómo conseguir el rendimiento esperado de un convertidor de alta velocidad, utilizando un poco de conocimiento y experiencia. Partiendo de un esquema típico de reloj ADC, como el que se muestra en la Figura 1, destacaremos las técnicas que pueden utilizarse para optimizar el reloj en cada punto de la cadena de señales, e identificaremos algunas técnicas de uso común que deben evitarse.

¿Qué es el jitter?

Plantilla es probablemente el parámetro más importante en el desarrollo de un buen circuito de reloj de sistema, por lo que es importante repasar algunos de los aspectos básicos y entender qué se entiende por este término. Muchos documentos técnicos describen las matemáticas del jitter en nsin embargo, diseñar un buen convertidor no consiste sólo en describir con exactitud el jitter. También es necesario entender cómo puede entrar en el sistema y cómo minimizar su impacto.

El jitter es una variación en la colocación de un flanco de relojproduce un error de sincronización, que conduce directamente a errores en la precisión de la amplitud de la conversión (Figura 2a). Al aumentar la frecuencia de entrada analógica, aumenta la pendiente de la señal de entrada, lo que amplifica el error de conversión (Figura 2b). Es importante señalar que la magnitud del error de conversión es relativa: un error de conversión de 0,5 LSB (bit menos significativo) para un dispositivo de 10 bits equivale a un error de 32 LSB para un dispositivo de 16 bits. Esto significa que el jitter se convierte en una preocupación mayor a medida que aumenta la resolución del ADC y la frecuencia de entrada analógica.

Como esta relación es intuitivamente obvia, el ingeniero determinará en última instancia la cantidad de fluctuación aceptable relacionando el rendimiento del ADC con la fluctuación del reloj código reloj. La ecuación 1 define la SNR (dB) -con frecuencia- de un ADC perfecto con resolución infinita, mientras que la ecuación 2 es la SNR (dB) de un ADC perfecto con resolución de N- (10, 12, 14 o 16) bits.

(ver líneas diagonales en la Figura 3)

(1)

(ver líneas horizontales en la Figura 3)

(2)

La figura 3 combina estas dos ecuaciones. Las intersecciones permiten al usuario determinar la cantidad de fluctuación de reloj total que se puede tolerar para una frecuencia de entrada analógica determinada. A bajas frecuencias, la precisión está limitada por la resolución del convertidor. Sin embargo, a medida que aumenta la frecuencia de entrada, se alcanza un punto a partir del cual el rendimiento del ADC está dominado por la fluctuación total del reloj del sistema. Para las frecuencias de entrada situadas a la izquierda de las intersecciones, es poco probable que el jitter sea un problema.

Sin embargo, si la frecuencia de entrada analógica está cerca o a la derecha de una intersección, hay que reducir la frecuencia o la resolución, o mejorar la especificación del jitter. Así, a medida que aumentan los intervalos de fluctuación, el punto en el que el rendimiento de la SNR está dominado por la fluctuación del sistema de reloj se produce a frecuencias cada vez más bajas.

Por ejemplo, si se prueba un ADC de 14 bits utilizando un reloj que tiene una fluctuación de 350 fs, la frecuencia de entrada analógica debe limitarse a frecuencias inferiores a 35 MHz (la intersección del nivel de 14 bits y la pendiente de 350 fs) para evitar una reducción significativa del rendimiento. Si el jitter se puede reducir a 100 fs, se pueden manejar frecuencias de entrada de hasta 125 MHz.

En la práctica, este modelo simplificado, que utiliza estas aproximaciones de primer orden, pierde su validez a medida que la frecuencia de prueba analógica se acerca a las intersecciones. Para comprender plenamente el efecto de la fluctuación del reloj en el rendimiento del CAD, es necesario que el ruido de cuantificación y amplitud de la entrada analógica debe tenerse en cuenta además de la resolución (ecuación 3, basada en la lectura suplementaria 9).

(3)

donde

SNR = Relación señal/ruido en dB.

fa = Frecuencia de entrada analógica de la onda sinusoidal a escala completa.

tj rms = Fluctuación interna del ADC y fluctuación del reloj externo combinadas rms

ε = No linealidad diferencial media (DNL) del ADC en LSBs.

N = Resolución del CAD en bits.

V_{Ruido rms= Ruido de entrada efectivo del ADC.}

Si tj rms = 0, ε = 0, y V_{Ruido rms} = 0, la ecuación anterior se reduce a la conocida

SNR = 6.02N + 1.76dB

Por ejemplo, supongamos que un ADC tiene un ruido de cuantificación de 0,5 LSB y que, al comprobarlo, la amplitud de la entrada analógica será de 0,5 dB por debajo del fondo de escala. La figura 4, que combina la ecuación 2 y la ecuación 3, muestra que la fluctuación del reloj de codificación afectará al rendimiento de la SNR a frecuencias más bajas que en el modelo simplificado.

El ejemplo anterior mostraba que un reloj con una fluctuación de 350 fs no afectaría a la SNR de un ADC de 14 bits hasta que la frecuencia de entrada analógica se acercara a los 35 MHz. Sin embargo, si se tienen en cuenta los efectos del ruido de cuantificación, la frecuencia de entrada y la amplitud de entrada, las frecuencias de entrada tan bajas como 10 MHz deberían ser motivo de preocupación. Del mismo modo, 100 fs de fluctuación de reloj también provocarán una degradación de la SNR a frecuencias inferiores a 100 MHz.

Mantener el jitter fuera

Ahora que se han revisado los fundamentos de la fluctuación de fase, podemos considerar las fuentes de fluctuación de fase. Cualquier cosa que pueda modular el flanco de transición del reloj del ADC introducirá o afectará al jitter. Entre ellos están la diafonía, la EMI (interferencia electromagnética), los efectos de tierra y el ruido de la fuente de alimentación.

Diafonía-el jitter inducido puede producirse en dos trazos adyacentes. Si una traza lleva una señal y una traza paralela vecina lleva una corriente variable, se inducirá una tensión en la traza de la señal; si es una señal de reloj, se modulará la temporización del flanco de reloj.

El jitter también puede ser inducido por EMI radiación en las trazas de señales sensibles. Las IEM son producidas por las fuentes de alimentación conmutadas, las líneas de alta tensión, las señales de radiofrecuencia y otras fuentes similares. La EMI produce efectos similares a la diafonía a través del acoplamiento eléctrico o magnético que modula la señal o la sincronización del reloj.

La figura 5 ilustra los efectos de la IEM en la SNR. La curva azul muestra la SNR básica en función de la frecuencia para el AD9446, con un reloj externo y una alimentación lineal. El reloj no está unido a la placa de evaluación de ninguna manera. La curva roja muestra la degradación que se produce cuando el mismo circuito de reloj se conecta o se suelda a la placa, que se alimenta con una fuente de alimentación conmutada. La curva verde muestra que se puede conseguir una mejora sustancial en el rendimiento del convertidor si el oscilador se silencia y se filtra fuera de esta alimentación.

Tierras de rebote el jitter también puede producirse debido a corrientes de conmutación o conexiones a tierra incorrectas. Las corrientes de conmutación pueden ser grandes cuando muchas puertas conmutan al mismo tiempo. Esto puede inducir picos de corriente en los planos de alimentación y de tierra, desplazando las tensiones de umbral en las señales del circuito de reloj o en las entradas analógicas. Considera el siguiente ejemplo:

Supón que una salida de puerta tiene una carga combinada de 10 pF de la traza de la PCB y de la entrada de puerta del receptor. Cuando la puerta conmuta, pueden entrar o salir 10 mA de corriente dinámica por cada salida [10 mA is derived from 10 pF × 1 V/ns, the typical slew rate of a CMOS gate (I = C dV/dt).] Por tanto, una transición de tamaño medio podría representar 120 mA de corriente dinámica si 12 compuertas conmutan simultáneamente. Esto provocaría un gran pico de corriente en los cables de alimentación, uno de los cuales podría ser a tierra. La caída de tensión transitoria (rebote) debida a la resistencia del cable afectará a todos los circuitos que dependen de él para estar a potencial de tierra.

Para reducir el jitter causado por estas fuentes, hay que utilizar buenas prácticas de diseño y dividir los circuitos adecuadamente ¡Es esencial restringir los circuitos analógicos y los digitales a sus respectivos dominios! Este principio debe respetarse en cada capa para garantizar un buen aislamiento. Es importante entender cómo fluyen las corrientes de retroalimentación en relación con su fuente, y evitar cualquier solapamiento o cruce entre los circuitos analógicos y digitales. En resumen, las entradas analógicas sensibles y las trazas de reloj deben mantenerse alejadas de otros circuitos y trazas que puedan influir en ellas de forma no deseada.

Mejorar el jitter significa mejorar el slew

Ahora que se han cubierto los fundamentos de la fluctuación y sus posibles influencias nocivas, cabe preguntarse: "¿Cómo puedo mejorar el reloj de mi sistema o el circuito de reloj para reducir la fluctuación?"

Recordando la discusión original, el jitter o ruido sólo puede corromper la temporización del ADC si está presente durante el periodo de transición o umbral del reloj, como se muestra en la Figura 6. Acelerar este borde (y, por tanto, el periodo de umbral) aumentando la velocidad de giro reducirá inevitablemente la cantidad de tiempo que el ruido puede estar presente durante el periodo de umbral y reducirá efectivamente la cantidad de fluctuación RMS (raíz cuadrada media) introducida en el sistema.

Recuerda que aumentar la velocidad de giro no afecta a la calidad de la señal original, sólo al tiempo de transición en la región del umbral. Para confirmarlo, consulta la figura 2b. Observa que con esta oscilación más rápida de la señal, se pasa menos tiempo en la región de transición. La figura 7 muestra la relación inversa entre el jitter y la velocidad de giro. En comparación con el ejemplo anterior, un ADC de 12 bits que requiere una fluctuación RMS mínima de 100 fs para una entrada analógica de 70 MHz requiere una velocidad de giro de 1 V/ns.

Por tanto, minimizar el jitter significa mejorar la velocidad de giro del flanco de reloj. Una forma de conseguirlo es mejorar la propia fuente de reloj. La figura 8 compara varios osciladores comerciales diferentes utilizados como fuentes de reloj para uno de los convertidores analógicos de mejor rendimiento de ADI, el AD9446 de 16 bits y 80 MSPS, en un rango de frecuencias de entrada analógicas.

En general, se utiliza un oscilador de reloj personalizado de alto rendimiento para caracterizar el rendimiento básico alcanzado por los convertidores analógicos de Analog Devices (trazo azul). Sin embargo, no todos los usuarios de estos convertidores de alta velocidad pueden permitirse el coste o el espacio necesarios para un oscilador de alto rendimiento, controlado en el horno y de bajo jitter, pero los osciladores de bajo coste disponibles pueden alcanzar un rendimiento razonable, incluso a altas frecuencias de entrada analógicas. La figura 8 muestra el rango de rendimiento de algunos dispositivos asequibles.

Un punto importante es que hay que tener cuidado al seleccionar un oscilador "estándar", ya que no todos los proveedores de osciladores suelen especificar o medir el jitter de la misma manera. Una forma pragmática de determinar qué oscilador es el mejor para una aplicación concreta es reunir unos cuantos y probarlos directamente en el sistema. Haciendo de esta elección la única variable, es posible hacer una predicción del rendimiento (suponiendo que el proveedor del oscilador mantenga unos estándares razonables de control de calidad). Mejor aún, puedes ponerte en contacto con el fabricante del oscilador para que te facilite datos sobre el jitter o el ruido de fase, y para que te sugiera la mejor manera de terminar el dispositivo. Una terminación incorrecta del oscilador puede degradar gravemente el rango dinámico libre de espurias (SFDR) del convertidor.

Mejoras adicionales

Si el mejor oscilador disponible, basado en el precio y el rendimiento, sigue sin ser adecuado, se puede considerar la división de la frecuencia y/o el filtrado. La ecuación 4 describe la salida de un oscilador sinusoidal:

(4)

Hay dos parámetros que afectan a la velocidad de exploración: la frecuencia de la señal (f) y la amplitud (A). Aumentando cualquiera de los dos, aumentarás la velocidad de giro y reducirás la fluctuación del reloj del sistema a un número más deseable. En general, es más fácil aumentar la frecuencia del reloj. La división de la frecuencia se utilizará entonces para producir la velocidad de reloj del convertidor deseada, así como para alimentar las demás etapas del árbol de reloj del sistema.

Los divisores de frecuencia añaden costes en términos de componentes del circuito y consumo de energía. Además, añaden fluctuaciones. Cada componente activo que se añada a la cadena de señales de reloj aumentará el jitter total.

(5)

Al utilizar un divisor, deben tenerse en cuenta todas las especificaciones pertinentes. Entre los productos divisores de reloj de ADI, la familia AD951x es típica, ya que suele añadir sólo unos 250 fs. Además de la función de divisor incorporada, también están disponibles funciones como la distribución del reloj y el control del ciclo de trabajo.

Hay que tener en cuenta que los divisores de reloj deben contribuir, aunque sea mínimamente, a la fluctuación general en términos absolutos; pero debido a la reducción de frecuencia que proporcionan, su fluctuación de salida se convierte en una fracción menor del periodo de salida, y por tanto introduce menos errores. Por ejemplo, si una fuente de reloj de 100 MHz y otros miembros de la cadena contribuyen con 800 fs de fluctuación (aproximadamente el 12,5% del periodo de 10 ns), y un divisor de reloj reduce la frecuencia a 10 MHz, al tiempo que introduce 250 fs de fluctuación, los 840 fs de fluctuación resultantes son menos del 1% del periodo de salida de 100 ns.

Como consecuencia de la ecuación 5, dado que el mayor contribuyente domina la fluctuación global, la fluctuación máxima de la fuente de reloj no debe superar un tercio del mayor contribuyente, pero no necesariamente mucho menos. La elección real depende de los requisitos de rendimiento de la aplicación, como la relación señal/ruido en un rango de frecuencias determinado, las características de los componentes del sistema disponibles y las limitaciones habituales de tamaño y coste.

Reducción del ruido de fase

Como se muestra en la ecuación 5, total la fluctuación es la suma de la fluctuación cuadrática (RSS) del circuito de limpieza del reloj, así como la fluctuación de la fuente y de cualquier otro componente que intervenga. Así, si el circuito divisor se alimenta de una fuente extremadamente ruidosa, puede que no se aproveche todo el potencial del circuito divisor, simplemente porque el término de fluctuación más grande domina la ecuación. En esta situación, considera el uso de un divisor pasivo de banda estrecha filtro entre la fuente de reloj y el circuito divisor.

Para ilustrar las ventajas del filtrado, considera una fuente con una especificación de jitter de 800 fs. Si se coloca un circuito divisor de reloj entre la fuente y el convertidor, la fluctuación puede reducirse a unos 500 fs, aunque el circuito divisor es capaz de ofrecer un rendimiento mucho mayor. Sin embargo, colocando un filtro pasabanda LC del 5% entre la fuente y el circuito divisor, la fluctuación puede reducirse a 250 fs (véase la figura 9).

Para entender cómo un filtro puede mejorar la fluctuación de una fuente sinusoidal, puede ser útil pensar en la fluctuación en el dominio de la frecuencia y estimar su valor a partir de un gráfico fase-ruido. Aunque este cálculo es sencillo y proporciona un buen método de comparación, no tiene en cuenta factores no lineales como la velocidad de giro. Como resultado, este modelo suele predecir más fluctuaciones de las que realmente existen.

Para realizar el cálculo, el diagrama fase-ruido se divide en regiones de frecuencia, y se calcula la potencia de ruido integrada de cada región, como se muestra en la figura 10. Esto permite identificar la contribución de la fluctuación de cada región, así como la fluctuación total de la fuente (mediante la suma del RSS). Para estas ecuaciones, f₀ es la frecuencia de la portadora. El ruido de fase integrado se multiplica por la raíz cuadrada de 2, porque el gráfico representa una de las dos bandas laterales.

Considera ahora una fuente con un jitter de 800 fs. Trazando el ruido de fase de la fuente (Figura 11), es fácil determinar de dónde procede la mayor parte de la fluctuación en el dominio de la frecuencia. En el caso del reloj con una fluctuación de 800 fs, se observa que la parte dominante de la fluctuación en el espectro es de banda ancha. Por tanto, es importante centrarse en reducir el ruido de banda ancha en los sistemas muestreados.

El uso de un simple filtro multipolar LC de paso de banda con un ancho de banda del 5% (LCBP 5%) en la salida de la fuente de reloj puede mejorar considerablemente el rendimiento, como se muestra en la Figura 11b. Observa la mejora de 800 fs a menos de 300 fs. Esto corresponde a una mejora de la SNR de más de 12 dB.

Los filtros de LCBP del cinco por ciento son fáciles de conseguir, pero pueden ser grandes y caros. Una alternativa es utilizar un filtro de cristal. La figura 12 muestra la mejora del ruido de fase de 800 fs a menos de 100 fs. Esto representa una mejora adicional de 3 dB sobre los 12 dB del filtro LCBP del 5%, ¡para un total de 15 dB!

Para demostrar la eficacia de los filtros de cristal en cascada con una fuente ruidosa, se realizó un experimento utilizando un viejo generador de impulsos de sobremesa para sincronizar el ADC AD9446-100 de 16 bits y 100 MHz. Sin filtro, el generador presentaba una fluctuación de más de 4 ps, lo que provocaba una degradación de la SNR de más de 30 dB. Con el filtro de cristal aplicado, la fluctuación calculada fue cercana a 50 fs, lo que proporcionó una mejora de la SNR cercana al rendimiento típico de la hoja de datos (Figura 13).

Los filtros de cristal, con su región de ancho de banda muy estrecha (normalmente <1%), pueden reducir la fluctuación de muchas fuentes a menos de 100 fs, pero suponen un gasto adicional y son más voluminosos que los filtros activos. También hay que tener en cuenta que los filtros de cristal tienen un rango limitado de entrada/salida de 5 dBm a 10 dBm. Si los empujas más allá de su rango especificado, se producirá una distorsión, que podría degradar la SFDR del ADC. Por último, algunos filtros de cristal pueden necesitar componentes externos para la adaptación de la impedancia. Los filtros pueden hacer el trabajo, pero requieren piezas adicionales, una adaptación delicada y un coste adicional.

En la Tabla 1 se ofrece un resumen rápido de las soluciones de divisores y filtros para mejorar la velocidad de giro.

Tabla 1. Resumen de las compensaciones de los divisores y filtros

	Divisor	filtro LCBP a 5	Filtro de cristal
Pros	Bajo coste (5-$20). Alta velocidad de exploración a bajas frecuencias. Puedes variar el ciclo de trabajo. Fichas de distribución de relojes = más salidas disponibles	Con una fuente adecuada, se puede conseguir un jitter inferior a 100 fs. Plazos de entrega cortos. Alta potencia máxima de entrada.	Fluctuación ultrabaja para todas las fuentes. Muy pequeño (también disponible en 50 ohmios emparejados).
Contador	El jitter en el mejor de los casos ~ 200 fs a 250 fs.	Codificación limitada a la frecuencia del ancho de banda. Ciclo de trabajo limitado al 50%. Más caro que los separadores (~300$).	Codificación limitada a la frecuencia del ancho de banda. Ciclo de trabajo limitado al 50%. El coste personalizado supone un aumento del 50% respecto a la LCBP.
No olvides		Los separadores pueden empeorar las cosas. La potencia máxima de salida está limitada por la pérdida de inserción del filtro y la potencia máxima de entrada especificada.	La potencia máxima de salida está limitada por la pérdida de inserción del filtro y la potencia máxima de entrada especificada. Requiere una potencia máxima elevada cuando se piden filtros personalizados.

Es conveniente recortar la señal antes de que se acerque a las entradas de reloj del ADC utilizando diodos Schottky espalda con espalda. Esto aumenta la amplitud de la fuente, lo que incrementa la velocidad de giro, al tiempo que mantiene la amplitud del reloj a un nivel compatible con las entradas de reloj del convertidor.

Si el sistema de reloj es pequeño o la última etapa tiene longitudes de traza cortas, considera la posibilidad de utilizar un transformador junto con el diodo de recorte. El transformador es pasivo y no añadirá fluctuaciones a la señal de reloj global. Los transformadores también pueden utilizarse para proporcionar ganancia a la tensión de la señal del oscilador, aumentando así el término A (amplitud) de la ecuación 4. Por último, los transformadores proporcionan intrínsecamente un filtrado de paso de banda. Los que tienen una ganancia (relaciones de impedancia de 1:2 o 1:4) tienen un ancho de banda más estrecho, lo que permite un filtrado aún mejor de la señal de reloj. Los transformadores también pueden convertir esta señal de un solo extremo en una señal diferencial, lo que es habitual y muy recomendable en las interfaces de entrada de reloj de los ADC actuales.

Recuerda que no todos los diodos tienen el mismo rendimiento (Figura 14). La condición "de referencia" es el rendimiento del diodo con mejor rendimiento, en relación con todos los demás diodos de ese conjunto de pruebas, medido en las mismas condiciones. Lee atentamente las especificaciones y presta especial atención a las especificaciones de resistencia dinámica y capacitancia total. Los diodos con valores R y C bajos pueden mejorar la velocidad de recorte.

Aquí se utilizó el ADC AD9446, de 16 bits y 80 MSPS, como plataforma de pruebas; el único cambio fue la fuente de los diodos back-to-back. El circuito utilizado para esta evaluación se muestra en la Figura 15.

Reducción del jitter en las interfaces de reloj de hardware

Hay muchos circuitos y soluciones que se pueden utilizar al interconectar con los pines de entrada del reloj del ADC. Sin embargo, un examen de la ecuación 5

nos recuerda que cada componente activo (fuente de oscilación, controlador o puerta de salida, divisor, etc.) en la cadena de señales puede aumentar la cantidad total de fluctuación presentada a los pines de entrada de reloj del ADC. La figura 16 muestra que añadir dos puertas, cada una de las cuales contribuye con 700 fs de fluctuación, a una fuente con 300 fs de fluctuación puede degradar la resolución de unos 12 bits a menos de 10 bits a 140 MHz.

Así, minimizar el número de componentes en la cadena de señales de reloj puede ayudar a mantener bajo el jitter total del RSS.

También hay que tener en cuenta el tipo de puertas de reloj elegidas. Las puertas lógicas simples no son probablemente la mejor opción cuando se requiere un buen rendimiento a altas frecuencias de entrada analógica. Lo mejor es leer detenidamente las hojas de datos de los dispositivos candidatos y comprender las especificaciones pertinentes, como el jitter y el skew. Esto es especialmente importante cuando se trabaja con fuentes que tienen un jitter extremadamente bajo. Por ejemplo, en la Figura 17, la Fuente A tiene una fluctuación de 800 fs y la Fuente B tiene una fluctuación de 125 fs. Con un filtro de cristal, los niveles de fluctuación respectivos pueden reducirse a 175 fs y 60 fs. Sin embargo, un divisor (o una puerta con especificaciones de fluctuación comparables) puede aumentar la fluctuación a más de 200 fs en ambos casos. Esto subraya la importancia de seleccionar y colocar correctamente los controladores de reloj en la cadena de reloj.

Otro enfoque común conduce a una incapacidad evidente de alcanzar el rendimiento de la hoja de datos. Un controlador de puerta flexible puede hacerse de forma bastante sencilla utilizando una FPGA (a menudo con un gestor de relojes digitales-DCM, que proporciona la división del reloj). Sin embargo, como se muestra en la Figura 18, este enfoque tiene un enorme coste en términos de degradación de la SNR cuando se utiliza el AD9446-80 (ADC 80-MSPS), capaz de alcanzar un ENOB de 13 bits, por ejemplo. El oscilador de alto rendimiento establece el rendimiento SNR de referencia en un rango de frecuencias, como se muestra en la curva roja. La curva verde muestra la diferencia de rendimiento utilizando el mismo reloj, pero con una FPGA como controlador de puerta entre el oscilador de alto rendimiento y el convertidor. A 40 MHz, la FPGA reduce la SNR a 52 dB (8,7 bits de rendimiento), mientras que el DCM contribuye a una reducción adicional de 8 dB (1,3 bits) en la SNR. ¡Esta diferencia de rendimiento es bastante alarmante, con una degradación de 29 dB en la SNR, lo que significa que la puerta del controlador de la FPGA por sí sola tiene un jitter aditivo de unos 10 ps utilizando la ecuación 1!

Elegir la mejor puerta conductora del reloj puede ser difícil. La tabla 2 ofrece una comparación aproximada de la fluctuación aditiva de una serie de puertas conductoras del mercado. Las sugerencias de la mitad inferior de la tabla pueden ser útiles para conseguir un buen rendimiento del CAD.

Tabla 2. Resumen de las puertas del controlador de reloj y su fluctuación aditiva

Familia lógica	Comentarios
FPGA	de 33 ps a 50 ps (sólo compuertas del conductor, sin incluir las compuertas internas DLL/PLL)1
74LS00	4.94 ps2
74HC700	2.2 ps2
74ACT00	0.99 ps2
MC100EL16 PECL	0.7 ps1
Familia AD951x	0.22 ps1
NBSG16, ECL con oscilación reducida (0,1 V)	0.2 ps1
ADCLK9xx, familia de controladores de reloj ECL	0.1 ps1
1Especificación del fabricante. 2Valor calculado en función de la degradación de la SNR del CAD.

CONCLUSIÓN

Es esencial comprender el sistema de relojería global para conseguir el mejor rendimiento posible del convertidor. La figura 3 y las ecuaciones 1 y 2 son guías útiles sobre los requisitos de sincronización para aplicar un ADC de fluctuación limitada con una resolución muy alta o un ADC "perfecto" de N bits. Si la frecuencia de entrada analógica no está muy por debajo de la intersección de estas líneas, hay que considerar una fuente de reloj y un circuito asociado con una fluctuación reducida.

La reducción de la fluctuación del circuito de reloj del sistema puede lograrse de varias formas, como la mejora de la fuente de reloj, el filtrado y/o la división de la frecuencia, y la selección adecuada del hardware del circuito de reloj. No olvides prestar atención a la velocidad de giro del reloj. Esto determinará la cantidad de ruido que puede corromper el convertidor durante el tiempo de transición. Minimizar este tiempo de transición puede mejorar el rendimiento del convertidor.

Utiliza sólo los circuitos necesarios para conducir y distribuir el reloj, ya que cada componente de la cadena de señal aumentará el jitter global. Por último, no utilices puertas de hardware "baratas"; es probable que su rendimiento sea decepcionante. No puedes esperar un rendimiento de campeonato de un coche de 70.000 dólares con neumáticos de 20 dólares.

Referencias

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5. Brannon, Brad y Allen Barlow. Nota de aplicación AN-501, "Incertidumbre de apertura y rendimiento de los sistemas CAN"
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7. Filtros de cristal discreto personalizados
   - Filtronetics (www.filtro.net)
   - Anatech Electronics, Incwww.anatechelectronics.com).
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10. Filtro K&L Hojas de datos.
11. Mercer, Doug, Steve Reine y David Carr. Nota de aplicación AN-642, "Acoplar una fuente de reloj unidireccional a la entrada de reloj diferencial de los productos TxDAC y TxDAC+ de tercera generación"
12. Filtros de cristal monolítico (utilizados para la mayoría de las evaluaciones)
    - QuartzCom (www.quartzcom.com).
13. Smith, Paul. Nota de aplicación AN-741. "Características desconocidas del ruido de fase"

Agradecimientos

Los autores desean agradecer a Yi Wang, Brad Brannon y Walt Kester su ayuda y los beneficios de su experiencia en éste y otros campos de estudio relacionados, y a Ben Beasley por la recogida de datos en el laboratorio.