Guía de supervivencia de los convertidores de alta velocidad: salidas de datos digitales

Resumen

Con una multitud de convertidores analógico-digitales (ADC) entre los que los diseñadores pueden elegir, un parámetro importante a tener en cuenta en el proceso de selección es el tipo de salidas de datos digitales incluidas. En la actualidad, los tres tipos más comunes de salidas digitales que utilizan los convertidores de alta velocidad son el semiconductor de óxido metálico complementario (CMOS), la señalización diferencial de baja tensión (LVDS) y la lógica de modo de corriente (CML). Cada uno de estos tipos de salida digital utilizados en los convertidores analógicos tiene sus propias ventajas e inconvenientes que los diseñadores deben tener en cuenta en su aplicación concreta. Estos factores dependen de la frecuencia de muestreo y de la resolución del ADC, de las tasas de datos de salida, de los requisitos de potencia del diseño del sistema y de otros. En este artículo, se discutirán las especificaciones eléctricas de cada tipo de salida, así como las razones por las que cada tipo es adecuado para su aplicación particular. Estos diferentes tipos de salidas se compararán en términos de implementación física, eficiencia y las aplicaciones más adecuadas para cada tipo.

Controladores de salida digital CMOS

En los ADC con frecuencias de muestreo inferiores a 200 MSPS, es habitual que las salidas digitales sean CMOS. Un driver CMOS típico empleado consta de dos transistores, un NMOS y un PMOS, conectados entre la fuente de alimentación (VDD) y el suelo, como se muestra en la figura 1a. Esta estructura da lugar a una inversión de la salida, por lo que, como alternativa, se puede utilizar la estructura back-to-back de la figura 1b para evitar la inversión de la salida. La entrada del controlador de salida CMOS es de alta impedancia, mientras que la salida es de baja impedancia. En la entrada del conductor, la impedancia de la puerta de ambos transistores CMOS es bastante alta porque la puerta está aislada de cualquier material conductor por el óxido de la puerta. Las impedancias en la entrada pueden variar de kΩ a MΩ. En la salida del conductor, la impedancia se rige por la corriente de drenaje, IDque suele ser pequeño. En este caso, la impedancia suele ser inferior a unos cientos de ohmios. Los niveles de tensión para el CMOS van desde aproximadamente VDD a la tierra y, por tanto, puede ser bastante grande dependiendo de la magnitud de VDD.

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(a). Salida inversa.

(b). Salida no invertida.

Figura 1. típico controlador de salida digital CMOS.

Como la impedancia de entrada es alta y la impedancia de salida es relativamente baja, una de las ventajas del CMOS es que una salida suele poder manejar varias entradas CMOS. Otra ventaja del CMOS es su baja corriente estática. El único momento en que hay un flujo de corriente significativo es durante un evento de conmutación en el controlador CMOS. Cuando el controlador está en estado bajo, tirado a tierra, o en estado alto, tirado a VDDen el caso de un conductor de baja energía, hay poca corriente que fluye a través del conductor. Sin embargo, cuando el conductor pasa de un estado bajo a un estado alto o de un estado alto a un estado bajo, hay un camino momentáneo de baja resistencia de VDD a tierra. Esta corriente transitoria es una de las principales razones por las que se utilizan otras tecnologías para los controladores de salida cuando las velocidades de los convertidores superan los 200 MSPS.

También se necesita un controlador CMOS para cada bit del convertidor. Si un convertidor tiene 14 bits, se necesitan 14 controladores de salida CMOS para transmitir estos bits. Es habitual colocar más de un convertidor en un mismo envase, y son comunes hasta ocho convertidores en un mismo envase. Utilizando la tecnología CMOS, esto podría significar que se necesitarían hasta 112 pines de salida sólo para las salidas de datos. Esto no sólo sería prohibitivo desde el punto de vista del embalaje, sino que también tendría un alto consumo de energía y aumentaría la complejidad del diseño de la placa. Para combatir estos problemas, se ha introducido una interfaz que utiliza LVDS.

Controladores de salida digital LVDS

LVDS ofrece algunas ventajas interesantes sobre la tecnología CMOS. Funciona con una señal de baja tensión, de unos 350 mV, y es diferencial en lugar de monofilar. La menor oscilación de tensión tiene un tiempo de conmutación más rápido y reduce los problemas de EMI. Ser diferencial también tiene la ventaja de rechazar el modo común. Esto significa que el ruido acoplado a las señales tiende a ser común a ambas vías de señal y se anula en gran medida por el receptor diferencial. Las impedancias en LVDS deben controlarse más estrechamente. En LVDS, la resistencia de carga debe ser de unos 100 Ω y se suele conseguir con una resistencia de terminación en paralelo en el receptor LVDS. Además, las señales LVDS deben transportarse mediante líneas de transmisión de impedancia controlada. La impedancia simple requerida es de 50 Ω, mientras que la impedancia diferencial se mantiene en 100 Ω. La figura 2 muestra el típico controlador de salida LVDS.

Figura 2. Típico controlador de salida LVDS.

Como se puede ver en la topología del driver de salida LVDS de la Figura 2, el funcionamiento del circuito da lugar a una corriente de carga de CC fija en las alimentaciones de salida. Esto evita los picos de corriente que se verían en un típico controlador de salida CMOS durante las transiciones del estado lógico de salida. La fuente/sumidero de corriente nominal del circuito se fija en 3,5mA, lo que da una oscilación de tensión de salida típica de 350mV con una resistencia de terminación de 100 Ω. El nivel de modo común del circuito suele fijarse en 1,2 V, que es compatible con tensiones de alimentación de 3,3 V, 2,5 V y 1,8 V.

Se han redactado dos normas para definir la interfaz LVDS. La más utilizada es la especificación ANSI/TIA/EIA-644 titulada "Características eléctricas de los circuitos de interfaz de señalización diferencial de baja tensión (LVDS)" La otra es la IEEE 1596.3, titulada "Norma IEEE para la señalización diferencial de bajo voltaje (LVDS) para la interfaz coherente escalable (SCI)"

El LVDS requiere una cuidadosa atención a la disposición física del enrutamiento de la señal, pero ofrece muchas ventajas para los convertidores cuando se muestrea a velocidades de 200 MSPS o más. La corriente constante del controlador LVDS permite accionar muchas salidas sin el gran consumo de corriente que requeriría el CMOS. Además, el LVDS puede funcionar en modo de doble velocidad de datos (DDR), en el que dos bits de datos pueden ser transportados por el mismo controlador de salida LVDS. Esto reduce el número de pines necesarios a la mitad en comparación con el CMOS. Además, se reduce la cantidad de energía consumida para el mismo número de salidas de datos. El LVDS ofrece muchas ventajas sobre el CMOS para las salidas de datos de los convertidores, pero en última instancia tiene sus limitaciones como el CMOS. A medida que aumenta la resolución del convertidor, el número de salidas de datos que requiere una interfaz LVDS se hace más difícil de manejar para los diseños de placas de circuito impreso. Además, las velocidades de muestreo de los convertidores acaban empujando las velocidades de datos requeridas por la interfaz más allá de las capacidades de LVDS.

Controladores de salida CML

La última tendencia en las interfaces de salida digital de los convertidores es utilizar una interfaz en serie que utiliza controladores de salida en modo corriente (CML). Normalmente, los convertidores con resoluciones más altas (≥14 bits), velocidades más altas (≥200 MSPS) y el deseo de tener paquetes más pequeños con menos energía utilizan este tipo de controladores. El controlador de salida CML se emplea en las interfaces JESD204 que se utilizan en los últimos convertidores. El uso de controladores CML con interfaces serializadas JESD204 permite velocidades de datos en las salidas del convertidor de hasta 12 Gbps (con la revisión actual de la especificación JESD204B). Además, el número de pines de salida necesarios se reduce considerablemente. Ya no es necesario el enrutamiento de una señal de reloj separada, ya que el reloj está integrado en el flujo de datos codificados 8b/10b. El número de pines de salida de datos también se reduce, siendo necesario un mínimo de dos. A medida que la resolución, la velocidad y el número de canales del convertidor aumentan, el número de pines de salida de datos puede escalarse para acomodar el aumento de la velocidad de datos necesaria. Sin embargo, como la interfaz utilizada con los controladores CML suele ser en serie, el aumento del número de pines necesarios es mucho menor que el que se produce en comparación con CMOS o LVDS (los datos transmitidos en CMOS o LVDS son paralelos, lo que requiere un número de pines mucho mayor).

Como los controladores CML se utilizan en interfaces de datos serializados, el número de pines necesarios es mucho menor. La figura 3 muestra un controlador CML típico utilizado para convertidores con salidas de datos JESD204 o similares. La figura muestra una generalización de la arquitectura típica de un controlador CML. Muestra la resistencia de terminación de fuente opcional y la tensión de modo común. Las entradas del circuito accionan los interruptores de las fuentes de corriente que pasan el valor lógico adecuado a los dos terminales de salida.

Figura 3. Típico conductor de salida CML.

Un driver CML es similar al driver LVDS en que funciona en modo de corriente constante. Esto también da al controlador CML una ventaja en términos de consumo de energía. El funcionamiento en modo de corriente constante requiere menos pines de salida, y el consumo total de energía se reduce. Al igual que en el caso de LVDS, se requiere una terminación de carga, así como líneas de transmisión de impedancia controlada con una impedancia simple de 50 Ω y una impedancia diferencial de 100 Ω. El propio conductor también puede tener terminaciones, como se muestra en la figura 3, para ayudar con las posibles reflexiones de la señal debido a la sensibilidad con señales de ancho de banda tan elevado. En los convertidores que emplean la norma JESD204, hay diferentes especificaciones para los niveles de tensión en modo diferencial y común en función de la velocidad de funcionamiento. Cuando funciona a velocidades de hasta 6,375 Gbps, el nivel de tensión diferencial es nominalmente de 800 mV, mientras que el modo común es de aproximadamente 1,0 V. Cuando se trabaja a velocidades superiores a 6,375 Gbps pero inferiores a 12,5 Gbps, el nivel de tensión diferencial se especifica en 400 mV, mientras que el modo común es de nuevo de aproximadamente 1,0 V. A medida que aumentan la velocidad y la resolución de los convertidores, las salidas CML parecen ser el tipo de conductor deseado para proporcionar las velocidades necesarias para seguir las exigencias tecnológicas de los convertidores en sus diversas aplicaciones.

Cronometraje digital - Aspectos a tener en cuenta

Cada uno de los tipos de controladores de salida digital tiene relaciones de temporización que hay que vigilar de cerca. Como hay varias salidas de datos con CMOS y LVDS, hay que prestar atención a las rutas de la señal para minimizar el sesgo. Si hay demasiada diferencia, puede que no se consiga la sincronización correcta en el receptor. Además, hay una señal de reloj que debe enrutarse y alinearse con las salidas de datos. Hay que prestar especial atención a los caminos de enrutamiento entre la salida de reloj, y también las salidas de datos, para garantizar que el sesgo no sea demasiado grande.

En el caso de la CML en la interfaz JESD204, también hay que prestar atención a las rutas de enrutamiento entre las salidas digitales. Hay muchas menos salidas de datos que gestionar, por lo que esta tarea se hace más fácil, pero no se puede descuidar totalmente. En este caso, no debería haber ningún problema de desfase entre las salidas de datos y la salida de reloj, ya que el reloj está incrustado en los datos. Sin embargo, hay que prestar atención a un circuito de recuperación de datos y reloj (CDR) adecuado en el receptor.

Además del skew, también hay que prestar especial atención a los tiempos de preparación y retención con CMOS y LVDS. Las salidas de datos deben ser conducidas a su estado lógico apropiado el tiempo suficiente antes de la transición del flanco de reloj y deben mantenerse en ese estado lógico durante un tiempo suficiente después de la transición del flanco de reloj. Esto puede verse afectado por el desfase entre las salidas de datos y las salidas de reloj, por lo que es importante mantener unas buenas relaciones de sincronización. El LVDS tiene la ventaja sobre el CMOS por las menores oscilaciones de la señal y la señalización diferencial. El controlador de salida LVDS no necesita conducir una señal tan grande a muchas salidas diferentes y no extrae una gran cantidad de corriente de la alimentación cuando cambia de estado lógico, como haría el controlador CMOS. Por lo tanto, es menos probable que tenga un problema al realizar un cambio de estado lógico. Si muchos controladores CMOS conmutaran simultáneamente, la tensión de alimentación podría bajar y causar problemas para hacer llegar los valores lógicos correctos al receptor. Los controladores LVDS mantendrían un nivel de corriente constante, por lo que este problema concreto no surgiría. Además, los controladores LVDS son intrínsecamente más resistentes al ruido de modo común debido al uso de la señalización diferencial. Los controladores CML tienen ventajas similares a los LVDS. Estos controladores también tienen un nivel de corriente constante, pero a diferencia de los LVDS, se necesitan menos números debido a la serialización de los datos. Además, los controladores CML también ofrecen inmunidad al ruido de modo común, ya que también utilizan señalización diferencial.

A medida que la tecnología de los convertidores ha ido avanzando con mayores velocidades y resoluciones, los controladores de salida digital se han adaptado y han evolucionado para cumplir los requisitos necesarios para la transmisión de datos. Las salidas CML son cada vez más populares a medida que las interfaces de salida digital de los convertidores pasan a la transmisión de datos en serie. Sin embargo, las salidas digitales CMOS y LVDS se siguen utilizando en los diseños actuales. Hay aplicaciones en las que cada tipo de salida digital es el más adecuado y el más apropiado para utilizar. Cada tipo de salida tiene sus propios retos y consideraciones de diseño, y cada tipo de salida tiene sus ventajas. En los convertidores con velocidades de muestreo inferiores a 200 MSPS, el CMOS es siempre una tecnología adecuada. A medida que las velocidades de muestreo aumentan por encima de los 200 MSPS, el LVDS se convierte en una opción más viable en muchas aplicaciones que el CMOS. Para aumentar aún más la eficiencia y reducir la potencia y el tamaño del paquete, los controladores CML pueden utilizarse con una interfaz de datos serializada como JESD204.

Referencias

Norma JEDEC JESD204 (abril de 2006). Asociación de Tecnología de Estado Sólido JEDEC.

Norma JEDEC JESD204A (abril de 2008). Asociación de Tecnología de Estado Sólido JEDEC.

Norma JEDEC JESD204B (julio de 2011). Asociación de Tecnología de Estado Sólido JEDEC.

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