El impacto del rendimiento del generador de reloj en los convertidores de datos

Resumen

Los convertidores de datos son componentes críticos de los sistemas de comunicación
sistemas, formando puentes entre los medios de transmisión analógicos, como las fibras ópticas
bloques de procesamiento óptico, de microondas, de radiofrecuencia y digital, como los FPGA y los DSP
s y DSPs. Los diseñadores de sistemas suelen centrarse en la selección de la
convertidores más adecuados para la aplicación, mientras que se puede considerar mucho menos la
se puede considerar la selección de los dispositivos de generación de reloj
los dispositivos de generación de reloj que alimentan los convertidores de datos. Una amplia gama de generadores de reloj
con atributos de rendimiento muy diferentes.
Sin embargo, sin tener en cuenta las características de rendimiento del generador de reloj, la fase
fase y el jitter, el rendimiento del convertidor de datos,
el rango dinámico y el rendimiento de la linealidad pueden verse gravemente afectados.
Este artículo analiza el efecto del generador de reloj, el ruido de fase
y el jitter en el rango dinámico y la linealidad de los convertidores de datos
(ADCs y DACs) en detalle. Análisis teórico de la fluctuación del reloj en
se presenta el NR del convertidor y se proporcionan los resultados de la simulación
utilizando los generadores de reloj de alto rendimiento de Analog Devices.

Analog Devices ha desarrollado una gama única de productos de distribución de reloj de alto rendimiento y
productos de distribución y generación de reloj de alto rendimiento que permiten al diseñador del sistema maximizar el rendimiento de
para maximizar el rendimiento de los convertidores de datos. El HMC1032LP6GE
y el HMC1034LP6GE son generadores de reloj SMT ideales para una amplia gama de
ideal para una amplia gama de infraestructuras celulares/4G de alto rendimiento, fibra
y redes, y ofrecen un ruido de fase y de fluctuación líder en la industria y un bajo nivel de ruido de fase en
y un piso de ruido de fase líder en la industria. El búfer de salida en abanico 1:9 del HMC987LP5E es
ideal como controlador de reloj en aplicaciones de misión crítica y presenta un ruido de fondo ultrabajo de -166 dBc/Hz
de -166 dBc/Hz. Las principales especificaciones de estos dispositivos se muestran en
Tablas 1 y 2.

Tabla 1. Generadores de reloj: características típicas de funcionamiento
Número de piezaFrecuencia máxima (MHz)FunciónFluctuación de fase típica (fs rms)Suelo de ruido de fase (dBc/Hz)Frecuencia de referencia máxima (MHz)Consumo típico de energía (W)Figura de mérito (Frac/Int) (dBc/Hz)
HMC1032LP6GE350Generador de reloj de alto rendimiento con PLL fraccional-N y VCO75-1653500.86-227/-230
HMC1034LP6GE3000Generador de reloj de alto rendimiento con PLL fraccional-N y VCO78-1653500.86-227/-230
Tabla 2. Productos de distribución de relojes: características típicas de funcionamiento
Número de piezaFrecuencia de reloj máxima (GHz)FunciónEntradaSalidaFluctuación de fase (de 12 kHz a 20 MHz)Tiempo de subida/bajada (ps)Desviación del canal (ps)Modo de desactivación del canalFuente de alimentación (V)
HMC987LP5E8almohadilla de fanout 1:9LVPECL, LVDS, CML, CMOSLVPECL8 fs rms653.13.3

Consideraciones sobre el sistema

Una típica estación base LTE (evolución a largo plazo) que utiliza el sistema MIMO (entrada múltiple
(entrada múltiple, salida múltiple) se muestra en la Figura 1. La arquitectura consiste en
varios transmisores, receptores y canales de retroalimentación DPD (predistorsión digital).
Varios componentes del transmisor/receptor, como los convertidores de datos (ADCs/
DAC) y los osciladores locales (LO) necesitan relojes de referencia de baja fluctuación para mejorar su rendimiento
rendimiento. Otros componentes de banda base también necesitan fuentes de reloj de diversas frecuencias
frecuencias.

Figura 1: Soluciones de sincronización del reloj para una estación base LTE típica que utiliza la arquitectura MIMO.

La fuente de reloj utilizada para conseguir la sincronización entre estaciones base suele ser
proviene de un GPS (Sistema de Posicionamiento Global) o de un CPRI (Interfaz de Radio Pública Común)
Interfaz). Una fuente de este tipo suele tener una excelente estabilidad de frecuencia a largo plazo;
sin embargo, requiere la conversión de la frecuencia a la frecuencia de referencia local requerida
se utiliza un generador de reloj de alto rendimiento para generar la frecuencia de referencia local necesaria con una excelente estabilidad a corto plazo, o jitter. Un generador de reloj de alto rendimiento
generador de reloj de alto rendimiento, como el HMC1032LP6GE, realiza la traducción de la frecuencia
y proporciona una señal de reloj de baja fluctuación, que puede distribuirse a varios
componentes de la estación base. La elección del generador de reloj óptimo es fundamental
porque un reloj de referencia subóptimo contribuye a aumentar el ruido de fase del LO,
esto conduce a un aumento de la EVM (magnitud del vector de error) de transmisión/recepción y de la SNR (relación señal/ruido) del sistema
SNR (relación señal/ruido). Las altas fluctuaciones del reloj y el ruido de fondo también afectan a los convertidores de datos al reducir la SNR del sistema
convertidores de datos, reduciendo la SNR del sistema e introduciendo emisiones de datos espurios, reduciendo aún más la SNR del sistema
esto reduce aún más el SFDR (rango dinámico sin espurias) del convertidor de datos
rango dinámico). Como resultado, una fuente de reloj de bajo rendimiento acabará por
reduce la capacidad y el rendimiento del sistema.

Lee:  ADC de sobremuestreo para una resolución de 16 bits

Especificaciones del generador de reloj

Aunque hay varias definiciones de fluctuación de reloj, la más aplicable es
en las aplicaciones de conversión de datos es la fluctuación de fase, que se especifica en el dominio del tiempo en
unidades del dominio del tiempo de ps rms o fs rms. La fluctuación de fase (PJBW) es la fluctuación derivada del
integración del ruido de fase de la señal de reloj en un rango específico de desfases
del portador y viene dada por la siguiente ecuación:

Ecuación 1

fCLK es la frecuencia de funcionamiento; fMIN/fMAX indican el ancho de banda de interés,
y S(fCLK) representa el ruido de fase SSB. Los límites superior e inferior de la
ancho de banda de integración (fMIN/fMAX) son únicas para cada aplicación y se establecen mediante
el contenido espectral relevante al que será sensible el diseño. El objetivo de un diseñador
por tanto, el objetivo de un diseñador es elegir un generador de reloj con el menor ruido integrado,
o la fluctuación de fase en el ancho de banda deseado. Tradicionalmente, los generadores de reloj son
caracterizado por la integración entre 12 kHz y 20 MHz, que es el requisito específico
requisito especificado para las interfaces de comunicación óptica, como SONET. Aunque esto
puede ser aplicable en algunas aplicaciones de conversión de datos, se requiere un espectro de integración más amplio, especialmente más allá de los 20 MHz
aunque esto puede ser aplicable en algunas aplicaciones de conversión de datos, por lo general se necesita un espectro de integración más amplio, especialmente que se extienda más allá de los 20 MHz, para captar el perfil de ruido relevante de la señal
el perfil de ruido del reloj de muestreo correspondiente para un convertidor de datos de alta velocidad.
Al medir el ruido de fase, el ruido se aleja de la frecuencia de la portadora.
Por ejemplo, la frecuencia de reloj real utilizada para muestrear el convertidor de datos es
comúnmente denominado ruido de fase alejado de la portadora. El límite de este ruido es
esta figura muestra el gráfico de medición real del convertidor de datos
muestra la traza de medición real del generador de reloj ADI HMC1032LP6GE.
El suelo de ruido de fase adquiere una importancia adicional en las aplicaciones de los convertidores de datos
aplicaciones de convertidores de datos debido a la sensibilidad de la SNR del convertidor al ruido de banda ancha
ruido en su entrada de reloj. Cuando los diseñadores evalúan las opciones de los generadores de reloj,
el rendimiento del piso de ruido de fase debe considerarse como un punto de referencia clave.

Figura 2. Rendimiento de ruido de fase y jitter del HMC1032LP6GE

La figura 2 muestra una fluctuación de fase integrada de ~112 fs rms en la banda de integración de 12 kHz
a 20 MHz de banda de integración, y un piso de ruido de fase de ~-168 dBc/Hz
cuando funciona a ~160 MHz. Cabe señalar aquí que cuando
al considerar el generador de reloj más adecuado para un convertidor de datos, el diseñador debe referirse no sólo a
es útil señalar aquí que al considerar el generador de reloj más adecuado para un convertidor de datos, el diseñador debe referirse no sólo a las mediciones del ruido de fase en el dominio de la frecuencia, sino también a la señal de reloj
dominio de la frecuencia, sino también a las mediciones de la calidad de la señal de reloj, como el ciclo de trabajo y el tiempo de subida/bajada
y el tiempo de subida/bajada en el dominio del tiempo.

Rendimiento del convertidor de datos

Para describir el impacto del ruido de reloj en el rendimiento de los convertidores de datos,
un convertidor puede considerarse como un mezclador digital, con una sutil diferencia.
En un mezclador, el ruido de fase del LO se añade a la señal que se va a mezclar. En
en un convertidor de datos, el ruido de fase del reloj se impone a la salida traducida, pero se elimina de la señal
en un convertidor de datos, el ruido de fase del reloj se impone a la salida traducida, pero se suprime por la relación entre la señal y la frecuencia del reloj. El sitio
la fluctuación del reloj provoca errores en el tiempo de muestreo, que se manifiestan como
reducción del sNR.

Lee:  Qué es la atenuación : Diferentes tipos y sus causas

La fluctuación temporal, TJITTERes simplemente el error medio del tiempo de muestreo, expresado en segundos
en segundos.

En algunas aplicaciones, se puede utilizar un filtro de reloj para reducir el jitter de una señal de reloj
señal de reloj, pero este método tiene importantes inconvenientes:

  • El filtro puede eliminar el ruido de banda ancha de la señal de reloj, pero el ruido de banda estrecha permanece.
  • La salida del filtro suele ser de tipo sinusoidal con velocidades de giro lentas, lo que afecta a la susceptibilidad de la señal de reloj al ruido interno en la ruta de reloj.
  • El filtro elimina la posibilidad de cambiar la frecuencia de reloj para implementar arquitecturas de velocidad de muestreo múltiple.

Un enfoque más práctico es utilizar un controlador de reloj de bajo ruido con velocidades de giro rápidas
un enfoque más práctico es utilizar un controlador de reloj de bajo ruido con velocidades de giro rápidas y una alta capacidad de impulso de salida para maximizar la pendiente de la señal de reloj.
Este método optimiza el rendimiento por las siguientes razones:

  • La eliminación del filtro de reloj reduce la complejidad del diseño y el número de componentes
  • El tiempo de subida rápido elimina el ruido interno de la ruta del reloj del ADC
  • El ruido de banda estrecha y de banda ancha puede optimizarse seleccionando la fuente de reloj óptima
  • Los generadores de reloj programables permiten diferentes frecuencias de muestreo, lo que hace que la solución sea más adaptable a diferentes aplicaciones.

Es esencial que el piso de ruido del reloj sea muy bajo. El ruido de fluctuación del reloj lejos de la portadora
se muestrea en el ADC, y se pliega en la banda de frecuencia de la salida digital del ADC
s de salida digital. Esta banda está limitada por la frecuencia de Nyquist, que se define por :

Ecuación 2

La fluctuación de reloj suele estar dominada por el ruido blanco de banda ancha de la señal de reloj del CAD
Señal de reloj del ADC. Mientras que el rendimiento de la SNR del ADC depende de varios factores
factores, el efecto de la fluctuación del reloj de banda ancha viene dado por el
la siguiente ecuación:

Ecuación 3

Como puede verse, a diferencia de un mezclador, la contribución a la SNR de la fluctuación de reloj es directamente
proporcional a la frecuencia de entrada analógica, fENa la CDA.

Al conducir el ADC, el ruido del reloj está limitado por el ancho de banda del
el ruido del reloj, que suele estar dominado por la capacidad de entrada del reloj del CAD.
El ruido del reloj de banda ancha modulará las grandes señales de entrada y se integrará en el
Espectro de salida del ADC. El ruido de fase en la ruta del reloj degradará el
sNR en proporción a la amplitud y la frecuencia de las señales de entrada.
El peor caso es cuando existe una gran señal de alta frecuencia en presencia de una
una pequeña señal.

En los sistemas de radio modernos, es frecuente que existan varias señales portadoras en el
señales existen en la entrada y las señales individuales de interés se filtran en el DSP para
filtrado en el DSP para que se ajuste al ancho de banda de la señal. En muchos casos, una gran
en muchos casos, una gran señal no deseada en una frecuencia se mezclará con el ruido del reloj y degradará la SNR disponible en otras frecuencias
la SNR disponible en otras frecuencias del ancho de banda del ADC. En tal
caso, la SNR que interesa es la SNR en el ancho de banda de la señal deseada. Además, el
el SNRJITTER el valor anterior es en realidad relativo a la amplitud del mayor
señal, a menudo una señal no deseada o un bloqueador.

El ruido de salida en la banda de interés de la señal deseada está determinado por

  1. Cálculo de la degradación del ADC con un reloj ruidoso y una gran
    señal a una frecuencia de entrada determinada; por ejemplo, calculando la SNR
    la SNR en todo el ancho de banda del ADC.
  2. Utilizando la relación entre el ancho de banda de la señal deseada y el ancho de banda completo del
    ancho de banda del convertidor de datos para calcular la SNR en el ancho de banda de la señal deseada
    ancho de banda.
  3. Mejora el valor en función de la amplitud de la señal no deseada
    por debajo de la escala total.
Lee:  Conocer el circuito de protección de sub y sobretensión y su funcionamiento

El resultado del paso b es simplemente modificar la ecuación de la SNR presentada anteriormente como sigue
como sigue:

Ecuación 4
  • SNRJITTERcontribución a la SNR de la fluctuación del reloj, en un ancho de banda de fBWen presencia de una gran señal en la frecuencia fina, con una frecuencia de muestreo, fs.
  • fENfrecuencia de entrada de una señal de escala completa no deseada, en Hz.
  • TJITTERfluctuación de la entrada del reloj del ADC, en segundos
  • fBWancho de banda de la señal de salida deseada, en Hz.
  • fs: Velocidad de muestreo del convertidor de datos, en Hz
  • SNRDCsNR del convertidor de datos con entrada de CC, en dB

Y por último, la máxima SNR disponible, en la banda de la señal de interés con un bloqueador de escala completa
bloqueador de escala completa presente, es sólo la suma de las potencias de ruido de fluctuación y el
dc contribuciones.

Por ejemplo, un convertidor de datos de 500 MSPS con un ENOB de 12,5 bits de corriente continua, es decir
equivalente a 75 dB de SNR, se evalúa en un ancho de banda de la mitad de la frecuencia de muestreo,
a 250 MHz. Si la señal de interés tiene una anchura de 5 MHz, entonces la posible SNR cerca de
dc, en un ancho de banda de 5 MHz con un reloj perfecto, será 75 + 10 × log10
(250/5) = 92 dB.

Sin embargo, el reloj del CAD no es perfecto y la figura 3 muestra el efecto de
degradación del ancho de banda de la señal deseada de 5 MHz, en función de un gran
gran entrada de señal no deseada en la frecuencia del eje x. El impacto de la
el impacto de la señal no deseada es más grave a medida que aumenta la fluctuación del reloj, y también a medida que el
aumenta la frecuencia de entrada. Si la amplitud de la señal no deseada disminuye,
la SNR disponible aumentará proporcionalmente.

Por ejemplo, el muestreo de una señal W-CDMA no deseada de 5 MHz a escala completa
señal W-CDMA a una entrada de 200 MHz, con un reloj de 500 MHz de alta calidad como el
HMC1034LP6GE con una fluctuación de 70 fs cuando funciona en modo entero, entonces
la SNR en un canal cercano a 5 MHz sería de unos 91 dB. Por otro lado, si el
degradado a 500 fs, el mismo convertidor de datos y la misma señal sólo tendrían una SNR de unos 91 dB
señal sólo tendría una SNR de 81 dB, lo que supone una degradación de 10 dB en el rendimiento
rendimiento.

Introduciendo la misma señal en el convertidor de datos a 400 MHz, los 70 fs
reloj daría una SNR de 88 dB. Del mismo modo, con un reloj de 500 fs, la SNR
se degradaría a sólo 75 dB.

Figura 3: SNR del ADC en función de la fluctuación del reloj y la frecuencia de entrada

Conclusión

Elegir los componentes adecuados para la generación de reloj y la conversión de datos
permite al diseñador extraer el mejor rendimiento de una arquitectura determinada.
Los criterios importantes que hay que tener en cuenta al seleccionar un generador de reloj son la fase
la fluctuación de fase y el suelo de ruido de fase, que afectan a la SNR del convertidor de datos que
cronometrado. Como muestra el análisis, el bajo nivel de ruido de fase del generador de reloj elegido
como muestra el análisis, el bajo nivel de ruido de fase del generador de reloj elegido, junto con su baja fluctuación de fase integrada, minimiza el
Degradación de la SNR en las frecuencias de entrada del ADC más altas en aplicaciones multiportadora.
Los generadores de reloj HMC1032LP6GE y HMC1034LP6GE están diseñados para la conversión de datos y
para aplicaciones de conversión de datos y funcionan bien con los dispositivos ADC de alta velocidad de ADI
Dispositivos ADC de alta velocidad de ADI.

Estos generadores de reloj, junto con los productos de distribución de reloj y los ADC de ADI, pueden combinarse para proporcionar soluciones de temporización de alto rendimiento. Estos productos pueden pedirse en el sitio web de la empresa y las hojas de datos pueden obtenerse en www.analog.com.

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