Un ADC de tubería intercalada de 12-b 10-GS/s en tecnología CMOS de 28-nm

Resumen

Este artículo describe un convertidor analógico-digital (ADC) de 12 bits y 10 GS/s de canalización entrelazada (IL). El ADC alcanza una relación señal-ruido y distorsión (SNDR) de 55 dB y un rango dinámico libre de espurias (SFDR) de 66 dB con una señal de entrada de 4 GHz, está fabricado en tecnología CMOS de 28 nm y disipa 2,9 W. Se intercalan ocho sub-DACs canalizados para conseguir una velocidad de muestreo de 10 GS/s y los desequilibrios entre los sub-DACs se calibran en segundo plano. Los sub-DACs canalizados utilizan varias técnicas para reducir la potencia, como la evitación del amplificador de muestreo y retención dedicado (SHA-less), el escalado de residuos, la calibración de fondo del flash, el dithering y la calibración de fondo del error de ganancia entre etapas. Un búfer de entrada "push-pull" optimizado para la linealidad de alta frecuencia acciona los sub-ADCs intercalados para permitir un ancho de banda de >7 GHz. Un interruptor de arranque rápido permite un muestreo de 100 segundos. El ADC también tiene la capacidad de aleatorizar el patrón de selección del sub-ADC para reducir aún más los picos residuales de intercalación.

Términos del índice-Calibración, CMOS, diseño analógico asistido digitalmente, convertidor analógico-digital (ADC) de muestreo directo de RF, conversión de datos a gigahercios, ADC entrelazado (IL), ADC de canalización, condensador conmutado.

Introducción

Los recientes avances en el diseño de convertidores analógico-digitales (ADC) de alta velocidad, con una resolución superior a 10 b y velocidades de muestreo muy por debajo de los gigahercios, han hecho que las radios definidas por software sean prácticas para diversas aplicaciones, como los sistemas de comunicación y los sistemas de adquisición de datos [1]-[5]. Aunque tradicionalmente se han utilizado radios de banda más estrecha, como en el receptor heterodino mostrado en la mitad superior de la Figura 1, los avances en la tecnología de conversión de datos han permitido que un ADC de banda ancha sustituya una parte importante de la cadena de señales, como se muestra en la mitad inferior de la Figura 1, reduciendo así la complejidad, la potencia y el coste del sistema.

Los sistemas de infraestructuras inalámbricas, como las estaciones base macrocelulares, los sistemas de comunicación por satélite, así como los sistemas de guerra electrónica y los sistemas de medición de banco de alto rendimiento, impulsan la demanda de digitalización directa de señales con bandas de gigahercios de ancho (a veces resultantes de la fusión de varias subbandas distintas), que coexisten a diferentes frecuencias portadoras) situadas a frecuencias de RF tan altas como 3,2 GHz, y con una linealidad bastante alta (por ejemplo, SFDR del orden de 70 dB a 1 GHz o superior) y una baja densidad espectral de ruido (por ejemplo, densidad espectral de ruido (NSD) del orden de -150 dBFS/Hz o mejor). Por desgracia, cuando la frecuencia de muestreo (f_s) de un ADC, su consumo de energía aumenta: primero linealmente con f_s y luego de forma superlineal con f_sesto hace que el CAD sea cada vez más ineficaz y, finalmente, hace que sea poco práctico de aplicar. Los ADCs intercalados (ILs) pueden permitir la conversión a una mayor velocidad de muestreo, manteniendo un consumo de energía manejable. Sin embargo, hay muchos compromisos de diseño y muchos retos de diseño arquitectónico y de circuitos que hay que superar.

Este artículo describe un ADC de canalización IL 12-b 10-GS/s fabricado en tecnología CMOS de 28 nm [6]. El ADC intercala un conjunto de ocho ADCs de canalización de 12 b que son accionados por un único búfer de entrada, y utiliza una variedad de técnicas de calibración, dither y aleatorización para mejorar el rendimiento espectral.

Este documento está organizado de la siguiente manera. En la Sección II se describen algunas de las compensaciones y retos arquitectónicos asociados al intercalado a velocidades de muestreo de gigahercios. El apartado III comienza con una descripción de la arquitectura general utilizada en este diseño y de las distintas calibraciones de intercalación. A continuación, en la sección III-A, se analiza la arquitectura y los circuitos asociados a los sub-DAC, así como su calibración y cribado. El apartado III-B abarca el diseño del circuito frontal, incluido el buffer de entrada, y el apartado III-C analiza los efectos residuales del intercalado secuencial de los sub-DAC y las ventajas de la selección aleatoria de los sub-DAC. Los resultados de las mediciones de un prototipo de CI se presentan en la sección IV. En la sección V se hace una comparación con los ADCs de última generación. Por último, en la sección VI se ofrece un resumen y las conclusiones.

Intercalación y compensaciones arquitectónicas

Una figura de mérito (FOM) comúnmente utilizada para evaluar la eficiencia energética de un ADC, conocida como FOM de Schreier, es la siguiente

donde NRDS_dB es la relación señal/ruido y distorsión expresada en decibelios, f_SNYQ es la frecuencia de muestreo de Nyquist (correspondiente a la frecuencia de muestreo f_s dividido por la tasa de sobremuestreo) y P es el consumo de energía [7]. Un gráfico de dispersión que muestra esta FOM [8]mostrada en la Fig. 2, muestra cómo los ADC de mayor velocidad de muestreo pierden rápidamente eficiencia, caen dentro de la línea diagonal de puntos asintótica comúnmente denominada "frente tecnológico" y están limitados principalmente por la velocidad de los transistores en una tecnología de proceso determinada. Así, a medida que los nuevos ADC adoptan procesos CMOS de litografía más fina con dispositivos más rápidos, el frente tecnológico se desplaza hacia la derecha [7] y los ADC de mayor velocidad de muestreo se vuelven prácticos.

Si bien esto es cierto para las arquitecturas ADC no IL (o de un solo núcleo), los ADC IL (o paralelos) ofrecen el potencial teórico de superar el límite de velocidad de la tecnología del proceso [9]. De hecho, al menos en principio, intercalando M ADCs idénticos (llamados sub-ADCs), cada uno de ellos sincronizado a f_sc y consumiendo P_c vatios, un ADC IL muestreando a f_s = M - f_sc y consumiendo P = M - P_c de vatios podría diseñarse.

Inicialmente, se podría concluir que un ADC IL debería ser tan eficiente en cuanto a la energía como sus sub-ADCs, ya que la FOM del ADC IL es

y puesto que, en principio, la NRDS_C de los sub-DAC es el mismo que el NRDS_IL del ADC IL, entonces por sustitución en (2)

y finalmente

Por lo tanto, volviendo a la Fig. 2, iniciar un diseño desde un sub-DCA con FOM_sub-ADCsituado a la izquierda del frente tecnológico, y superpuesto al aumento de M, se podría concebir la construcción de ADCs IL cada vez más rápidos, con una FOM constante (añadiendo nuevos puntos al gráfico para mayor f_s pero con una abscisa constante), para finalmente cruzar el límite fijado por el frente tecnológico.

En la práctica, sin embargo, para construir el ADC de IL a partir de los sub-DAC, se necesitan varios circuitos adicionales. Esto incluye el búfer de la señal, el enrutamiento, las referencias, el reloj y los controles, la interfaz del extremo delantero con la fuente de la señal de entrada, la demultiplexación del extremo trasero digital, las fuentes de alimentación de las distintas secciones y los circuitos de calibración. Todo esto consume una potencia adicional Po, que crece lineal o superlinealmente con M y fs, y por tanto, cuando se introduce en el denominador del argumento logarítmico de (2), reduce la eficiencia real del ADC IL

Dado que las FOM más altas se obtienen en arquitecturas de ADC no IL con una frecuencia de muestreo más baja, como los convertidores de aproximación sucesiva (SAR), es habitual, para reducir la disipación de energía, encontrar estos sub-ADC SAR en los ADC IL implementados con un gran orden de intercalación M [9]-[14]. Sin embargo, el modelo anterior, así como otras representaciones analíticas mucho más complejas [15], [16] no tienen en cuenta otras consideraciones arquitectónicas importantes que repercuten en el rendimiento espectral y el manejo del ADC IL resultante.

Aunque son muy eficientes desde el punto de vista energético, los ADC de alto orden de intercalación (digamos, M > 10) sufren una serie de problemas de aplicación práctica que limitan su resolución a unos 10 b [17], [18]. Además, a medida que aumenta M, el buffer de entrada debe manejar más sub-ADCs, lo que aumenta la carga del front-end, que degrada el ancho de banda (BW) y la linealidad de la entrada, y aumenta el consumo de energía [16], [17]. Por el contrario, las arquitecturas de sub-DAC con frecuencias de muestreo más elevadas, como los sub-DACs canalizados [19]aunque son algo menos eficientes en cuanto a consumo de energía, reducen M (para el mismo f_s), que permite una menor carga frontal, una menor dificultad de implementación, complejidad y sobrecarga, y ha demostrado una mayor resolución [20]-[22].

Así, mientras los dos M SAR y redes inferiores M las matrices canalizadas tienen méritos, pero dado el estricto rendimiento espectral y los objetivos de gran ancho de banda, en este trabajo se elige una arquitectura de sub-ADC canalizada, y se utilizan varias técnicas para reducir la disipación de energía de los sub-ADC canalizados. Un ADC de canalización de 14 b 2,5 GS/s recientemente publicado [5] es el conducto ADC no IL más rápido en estos niveles de rendimiento, y sirve como un importante punto de datos de límite de velocidad para tales conductos ADC en CMOS de 28 nm. Nuestra evaluación indica que en la tecnología CMOS de 28 nm es posible diseñar ADC de canalización de bajo consumo para velocidades de muestreo inferiores a 2 GS/s. Además, el uso de un número binario de sub-DACs en un ADC IL permite, en general, una mejor disposición de la correspondencia. Teniendo en cuenta todo esto, en este trabajo se intercalan ocho sub-ADCs para conseguir 10 GS/s, y esta elección arquitectónica tiene similitudes con otros ADCs de canalización IL [20], [18].

Arquitectura ADC entrelazada

La arquitectura general del ADC se muestra en la Fig. 3. Se intercalan ocho ADCs en cadena para conseguir la velocidad de muestreo de 10 GS/s. Se utiliza un único búfer de entrada común para conducir la señal de entrada, V_ENa los ocho sub-ADCs. Las salidas digitales de los ocho sub-ADCs van a los bloques de calibración digital individuales de los sub-ADCs que corrigen las imperfecciones de los sub-ADCs. Las salidas de los sub-ADC corregidos individualmente van a un bloque común de calibración de IL, que estima y corrige los desajustes entre los sub-ADC que, de otro modo, causarían desajustes en los tonos [15], [16]. Los aspectos de estimación y corrección de todas las calibraciones se implementan en el chip. Los desajustes de desplazamiento, ganancia y temporización se calibran en segundo plano para garantizar un buen rendimiento espectral. Los desajustes de desplazamiento y ganancia se estiman y corrigen en el dominio digital [23]. Sin embargo, para los desajustes temporales, la estimación se hace digitalmente pero la corrección se hace en el dominio analógico [16], [24], [12]. Para estimar el sesgo temporal, se supone que el desplazamiento y la ganancia del IL ya están calibrados. Si todos los sub-ADCs se muestrean en puntos equidistantes en el tiempo, entonces todos tendrán de media la misma correlación con las muestras de los sub-ADCs vecinos. Si un sub-ADC está sesgado al principio, entonces estará más correlacionado con las muestras inmediatamente anteriores y menos correlacionado con las muestras inmediatamente posteriores, también en promedio [16]. Para cada sub-DAC, se hace una correlación entre su salida y la muestra inmediatamente posterior. Si el CAD[n]^sub-ADC_M es la enésima muestra de ADC global tomada con el Mº sub-ADC, entonces el valor de correlación de interés es

donde E es el valor esperado o la media. Uno de los sub-ADCs se toma como referencia, y todos los demás desplazamientos de tiempo de los sub-ADCs se ajustan periódicamente por su diferencia con respecto a esta correlación de referencia, utilizando un bucle de retroalimentación digital recursivo que opera sobre una media de muestra continua en el fondo [16]. La corrección del desfase temporal podría realizarse digitalmente con filtros de respuesta al impulso finito [22]pero incluso en un proceso avanzado como el CMOS de 28 nm, la disipación de energía de un filtro de este tipo con una resolución temporal de 10 fs sería considerablemente mayor que la corrección del offset analógico, que se consigue cargando el controlador del reloj de muestreo con un convertidor digital-analógico (DAC) capacitivo [22]. El bucle de retroalimentación digital completo para corregir el desequilibrio temporal y el DAC que controla en cada sub-DAC se muestran en la Fig. 4. El tiempo de muestreo se ajusta encendiendo (o apagando) un interruptor para cargar (o descargar) el convertidor para retrasar (o adelantar) el reloj de muestreo.

Para completar la descripción de la arquitectura, como se muestra en la Fig. 3, un receptor de reloj diferencial (Rcvr) es alimentado por un generador de reloj de 10 GHz fuera del chip (CLK), y la salida del receptor de reloj va al circuito de generación de reloj que genera todas las fases de reloj intercaladas para controlar las operaciones del sub-ADC, como el muestreo, la cuantificación gruesa en la flash y la generación de residuos del ADC multiplicador (MDAC). El ADC lleva incorporado un circuito de generación de tensión de referencia y corriente de polarización.

A. Arquitectura e implementación del circuito Sub-DAC

Como ya se ha comentado en la Sección I, este trabajo intercala sub-DACs relativamente rápidos (>1,25 GS/s) en canal. La arquitectura de canalización de las tecnologías CMOS avanzadas, como la de 28 nm, permite utilizar estos sub-DAC a GHz con un rendimiento espectral muy bueno. En este trabajo, se utilizan varias técnicas para minimizar el consumo de energía de los sub-DCs canalizados sin sacrificar el rendimiento. Para minimizar el consumo de energía, el sub-ADC canalizado está diseñado para funcionar con la alimentación base de 1 V. Uno de los principales retos de una tubería de baja tensión es el diseño de un amplificador MDAC con suficiente oscilación, precisión de ganancia y linealidad [25]. Los sub-DAC de la tubería están diseñados para manejar una oscilación de la señal de entrada de 1,4 Vpp-diferencial, lo que plantea problemas para diseñar un MDAC con una alimentación de 1V. Utilizar una fuente de alimentación más alta para el amplificador MDAC supondría un aumento de la potencia y la complejidad, que incluye circuitos adicionales para mitigar el estrés de tensión cuando se utilizan transistores de amplificador MDAC de bajo voltaje con una fuente de alimentación más alta de lo previsto, y una mayor complejidad en el enrutamiento de la fuente de alimentación debido a las múltiples tensiones de alimentación. Además, con múltiples dominios de suministro en un circuito MDAC de condensador conmutado, los relojes y los reforzadores pueden requerir un cambio de nivel adicional (LS). Todo esto se traduce en una mayor superficie para el diseño del sub-DAC, lo que a su vez aumenta el consumo general de energía del ADC IL en términos de parásitos de reloj y parásitos que el buffer de entrada debe manejar. En este trabajo, el amplificador MDAC se diseña para que funcione con la alimentación de 1 V para minimizar el área y la potencia, y se utiliza una combinación de técnicas de circuitos analógicos y técnicas de calibración digital para garantizar un buen rendimiento.

La arquitectura del sub-ADC canalizado se muestra en la Fig. 5. La canalización consiste en una primera etapa de 4-b, seguida de tres etapas de 3-b y un flash final de 3-b. La elección de la resolución MDAC (bits por etapa) entre 2 y 4 b se considera generalmente un óptimo razonablemente superficial en los diseños limitados por el ruido térmico [26]-[28]. La canalización del sub-ADC es libre de SHA, lo que evita la sobrecarga de potencia, ruido y distorsión del SHA, pero introduce requisitos estrictos para hacer coincidir el BW de la pista entre el MDAC y el flash [29].

Los detalles de la implementación de la primera etapa del sub-DAC canalizado, la etapa 1, también se muestran en la Fig. 5. La señal de entrada V_INX se muestrea en el condensador de muestreo C_Sy un flash 4-b cuantifica aproximadamente V_INX simultáneamente. La salida del flash 4-b acciona un condensador DAC C_DACy C_DAC resta la carga de C_S. El uso de un condensador DAC independiente en lugar de reutilizar C_S también hacer la función DAC tiene contrapartidas bien conocidas [30], [28]. Las ventajas de un C_DAC son: 1) el problema de la carga en el buffer de referencia es independiente de la señal, lo que permite utilizar un buffer de referencia de baja potencia y 2) C_S no tiene una carga de cuantificación no lineal al final de la fase de retención, lo que elimina la necesidad de una fase de reinicio explícita antes de que el CS vuelva a la pista, ahorrando así energía.

Las desventajas de una C_DAC son un mayor ruido y un menor factor de retroalimentación. El amplificador MDAC, Amp1, genera el residuo, V_RESpara pasar al siguiente paso. El Dither se inyecta en el paso 1 para linealizar la función de transferencia del sub-DCA [28]y también se realiza una calibración del error de ganancia entre etapas (IGE) para corregir los errores de ganancia de fondo del MDAC [31]. El búfer de referencia, que no se muestra explícitamente en la Fig. 5, se implementa como un seguidor de fuente complementario en contrafase para garantizar un ajuste rápido del C_DAC un condensador cuando el MDAC está en la fase de retención. Cada etapa MDAC de cada sub-DAC tiene su propio búfer de referencia y los desfases entre los búferes de referencia se corrigen como parte de las calibraciones digitales de fondo. El uso de un búfer de referencia común para todos los MDAC habría supuesto que este búfer tuviera que conducir la capacitancia de enrutamiento parásita a cada MDAC, lo que habría provocado una mayor disipación de energía.

Los comparadores flash 4-b utilizan dispositivos pequeños de bajo consumo y área reducida, por lo que sus compensaciones de proceso consumen un gran rango de corrección. Para superar esto, el flash 4-b utiliza un esquema de calibración de fondo para corregir los desfases de los comparadores, como se muestra en la Fig. 6. El flash 4-b de este trabajo requiere normalmente 16 comparadores (la función de transferencia MDAC con 16 transiciones de comparadores se explica más adelante en esta sección...) [28]), pero se añade un 17º comparador adicional para este esquema de calibración de fondo. En un momento dado, sólo se necesitan 16 comparadores para el funcionamiento de la ruta de la señal principal, por lo que uno de los 17 comparadores se desconecta y se calibra en segundo plano. Todos los comparadores se giran secuencialmente para garantizar que todos sus desplazamientos se calibren periódicamente. En la Fig. 6, se destaca el comparador que se está calibrando.

Las derivaciones de referencia y los bits de datos de salida de los comparadores se multiplexan, como se muestra, alrededor del comparador que se está calibrando, para garantizar que la funcionalidad de la ruta de la señal no se vea afectada por la retirada de un comparador fuera de línea para su calibración. Las entradas del comparador que se pone a cero automáticamente se desconectan de la red de muestreo y se ponen en cortocircuito para proporcionar una entrada cero. La calibración del offset de fondo no sólo elimina los offsets debidos a las variaciones de proceso, potencia y temperatura, sino también la deriva del offset debida al envejecimiento de los transistores, que puede ser grave en tecnologías CMOS avanzadas como la de 28 nm.

Una consideración importante para el SHA-less es que, como tanto el Flash como el MDAC de la etapa 1 muestrean entradas de GHz, pequeños desajustes de BW pueden consumir un rango de corrección significativo. Para minimizar los desajustes de BW, una arquitectura de comparador de muestreo [29] se utiliza en flash1 como se muestra en la Fig. 7 V_INX se muestrea primero de forma pasiva en el MDAC y el flash, y luego se dispara el latch para generar la salida del comparador. Aunque esta operación secuencial añade un retardo en el comparador en comparación con el muestreo directo en el flip-flop, la ventaja es que el BW de seguimiento del MDAC y del flash puede ajustarse muy estrechamente, ya que ambos son redes RC distribuidas al seguir la señal de entrada. Además, para poder corregir los desequilibrios de ancho de banda que existen entre el MDAC y la flash, los relojes de muestreo del MDAC (q1p) y de la flash (q1p_FL) se dividen y se inserta una línea de retardo en la ruta del reloj de muestreo de la flash para permitir reducir el tiempo de muestreo de la flash. Este ajuste se realiza en primer plano controlando el residuo de la etapa1 V_RES y para minimizar su amplitud en condiciones de señal de entrada de alta frecuencia, ajustando el retardo del reloj de muestreo del flash.

En una etapa 4-b, la ganancia del MDAC se suele ajustar a 2^(4-1) = 8. Sin embargo, para permitir que la etapa 1 del MDAC funcione sin la alimentación del núcleo, la ganancia residual se reduce a 4 en este trabajo, como se muestra en la Fig. 5 con la relación de C_S/C_F = 4. En la figura 8 se comparan las dos funciones de transferencia (FT) de la etapa 1 de una etapa típica de 4-b con una ganancia de 8 con la etapa de 4-b implementada con una ganancia de 4. Aunque esta reducción de la ganancia residual reduce a la mitad la oscilación en la salida del Amp1 y mejora la linealidad, duplica el ruido del extremo posterior (es decir, las etapas 2 a 5) en comparación con la entrada. Sin embargo, el aumento de potencia en las etapas posteriores para reducir su contribución al ruido fue menor que el ahorro de potencia conseguido en la etapa 1 del MDAC al reducir a la mitad su oscilación. La figura 8 también muestra las ubicaciones de las 16 transiciones de parpadeo del comparador en el MDAC 4-b.

La implementación simplificada del amplificador MDAC a nivel de transistores se muestra en la Fig. 9. El amplificador es un diseño de dos etapas con un esquema de compensación en cascada dividido. Ambas etapas utilizan una arquitectura complementaria push-pull para duplicar la eficiencia energética (es decir, duplicar el gm/I). Sin embargo, la arquitectura push-pull requiere puntos de polarización diferentes para el PMOS y el NMOS, lo que se implementa utilizando condensadores de cambio de nivel dinámico (C_LS1 y C_LS2). Cada condensador de cambio de nivel se carga hasta la tensión de cambio de nivel deseada mediante un circuito de condensadores conmutados que funciona con relojes complementarios no solapados q1 y q2 [32]. Como se muestra en la Fig. 9, un pequeño condensador C_LITTLE se carga con las tensiones de polarización de desplazamiento de nivel deseadas (V_BIASP y V_BIASN), y este pequeño condensador se conmuta periódicamente en paralelo con el condensador de desplazamiento de nivel para refrescar su carga y establecer así la tensión de desplazamiento de nivel. La primera etapa del amplificador MDAC está conectada en cascada de forma activa, y ambas etapas utilizan circuitos de retroalimentación en modo común independientes para mejorar la estabilización en modo común y la estabilidad. El amplificador está diseñado para una rápida estabilización lineal y optimizado para una baja potencia, lo que se consigue aprovechando las técnicas de swing reducido, dithering y calibración IGE.

El Dither se añade tanto al MDAC (utilizando el C_DITHER condensador mostrado en la Fig. 5) y el flash [28]. El dither añadido al flash linealiza los errores residuales del IGE y las no linealidades del residual de la etapa 1 del MDAC. El dither añadido al MDAC se propaga a lo largo de la tubería y linealiza los errores de no linealidad diferencial (DNL) en el ADC del back-end. Sólo las desviaciones entre la vacilación MDAC y la vacilación del flash acaban utilizando el rango de corrección, y estas desviaciones son pequeñas en comparación con el rango de corrección. Un generador aleatorio de 1 bit (etiquetado como IGE en la Fig. 5) acciona un condensador C_IGE para inyectar una carga en el MDAC que se utiliza para estimar numéricamente el IGE en el MDAC [31]. Una vez estimado, el IGE se corrige numéricamente en el fondo.

B. Parte delantera

En la Fig. 10 se muestra la parte frontal del ADC IL de ocho canales, con un búfer de entrada común que impulsa las redes de muestreo en cada uno de los ocho sub-ADCs. Esto aísla la entrada V_EN de la carga en los ocho sub-ADCs, mejorando así el BW y la linealidad. Para minimizar la carga en el buffer de entrada y la diafonía entre los sub-ADCs, sólo uno de los ocho sub-ADCs está conectado a la salida del buffer y la rastrea al mismo tiempo. Es decir, sólo uno de los ocho V_BTSTRP [1:8] se activa en todo momento. Los siete interruptores de entrada desactivados presentan una importante interferencia no lineal en el buffer de entrada que degrada la linealidad a altas frecuencias. Para reducir este impacto, las puertas traseras de estos interruptores de entrada se polarizan a una tensión de -1 V para reducir C_SB la no linealidad.

Hay un equilibrio entre elegir un único búfer de entrada común, como se ha utilizado en este trabajo, y búferes de entrada separados que impulsen cada uno de los ocho sub-DAC. El gm y la potencia del buffer para conseguir el BW y la linealidad objetivo en las entradas de alta frecuencia vienen determinados por la carga capacitiva. Cuando la carga del buffer está dominada por el condensador de muestreo C_Sy con sólo un sub-DAC muestreando en un momento dado, se puede argumentar que un único búfer común es 8× menos potente que ocho búferes separados, ya que cada uno de estos búferes separados tendría que consumir la misma cantidad de energía para proporcionar la CA necesaria cuando su sub-DAC está muestreando con una carga de C_S. Sin embargo, en realidad, el buffer común no es 8× menos potente, porque el enrutamiento metálico hacia los ocho sub-ADCs y los siete interruptores de entrada sin carga añaden una capacitancia parasitaria adicional. Sin embargo, mientras estas dos capacitancias parásitas adicionales sean significativamente menores que 7 × C_Sel uso de un buffer común puede representar un importante ahorro de energía neto. Además, con los buffers de entrada separados, la capacidad total presentada a V_EN también aumentaría, lo que reduciría considerablemente el BW. Por consideraciones de ancho de banda, potencia y linealidad, en este trabajo sólo se utiliza un búfer común.

Los detalles de la implementación del búfer de entrada se muestran en la Fig. 11. Se utiliza una arquitectura complementaria pseudodiferencial push-pull, que duplica el gm/I. Sin embargo, un diseño push-pull requiere puntos de polarización diferentes para los dispositivos NMOS y PMOS, que se implementan con un circuito de cambio de nivel (LS) que consiste en una fuente de corriente que desarrolla una tensión de polarización a través de una gran resistencia que se puentea con un gran condensador de precaución. En la entrada se activan dos niveles de cascadas V_EN para reducir la modulación de drenaje de los dispositivos de entrada del buffer, lo que mejora la linealidad, pero requiere el uso de tensiones de alimentación más altas para el buffer.

El búfer de entrada se alimenta con los raíles de alimentación de 2 y -1 V, y cada uno de los transistores se polariza para asegurar que están en saturación con aproximadamente >150 mV V_DS - V_DSAT margen. Mientras que los dispositivos de entrada y los cascodes internos se accionan directamente desde la entrada V_EN con los circuitos LS, los cascodes exteriores son controlados por las fuentes de los cascodes interiores. Las otras dos opciones para accionar las puertas exteriores en cascada son el V_EN o la salida del búfer V_INX. Ambas opciones degradan la linealidad del búfer porque los drenajes de los cascodes exteriores no están conectados a la entrada, lo que da lugar a una gran corriente de puerta no lineal a altas frecuencias de entrada. Las puertas traseras de cada uno de los transistores del búfer están reforzadas, como se muestra en la Fig. 11, para mejorar aún más la linealidad del búfer. Mientras que los dispositivos de entrada más internos tienen sus puertas traseras unidas localmente a sus fuentes, las puertas traseras de los cascodes están unidas a los puntos equivalentes de las pequeñas señales en el lado complementario de la pila, lo que aumenta el sesgo inverso en los diodos de la puerta trasera, reduciendo así la no linealidad.

Como cada sub-ADC tiene 100 ps a 10 GS/s para seguir y muestrear la salida del buffer, es esencial un interruptor de arranque rápido. En la Fig. 12 se muestra el conmutador de arranque tradicional [25]. El funcionamiento de este interruptor sigue la secuencia de pasos que se muestra en la Fig. 12 de 1 a 5. Cuando CLKB y su versión potenciada CLKB_TSB son altos, el condensador de arranque C_BTSTRP está cargado. Cuando CLKB se convierte en baja, primero V1 se convierte en alta, luego la salida V_BTSTRP es arrastrada débilmente hacia arriba hasta VDD-VTHNMOS, lo que enciende débilmente MN2 y MN1, tirando así hacia abajo de la red MP0, que finalmente arrastra V_BTSTRP alto conectándolo a la carga C_BTSTRP condensador. Es un circuito de retroalimentación positiva durante el encendido, por lo que una vez V_BTSTRP es suficientemente alta, MN1 y MN2 tiran fuertemente hacia abajo de la puerta MP0 hasta que todo el circuito alcanza el estado estacionario de cebado. Nota: La velocidad de encendido de este generador cebado podría mejorarse si la puerta MP0 se bajara antes en la secuencia.

En este trabajo, esto se consigue añadiendo un transistor separado MN0 para tirar de la puerta de MP0 directamente a baja cuando CLKB baja, como se muestra en la Fig. 13. Sin embargo, si MN0 permaneciera encendido cuando MN1 y MN2 estuvieran totalmente encendidos, interrumpiría la operación de arranque al presentar una baja impedancia a la entrada V_INX. Para evitar este conflicto, MN0 se desactiva con una versión retardada de CLKB, CLKB_RETRASOesto evita que MN0 afecte a la operación de arranque una vez que ha acelerado la activación del circuito de arranque.

C. Intercalación secuencial y aleatoria

Los ADCs IL suelen pasar por los sub-ADCs en un esquema secuencial (rotativo). Los ocho sub-ADCs de la Fig. 3 muestrean la señal de entrada V_EN secuencialmente en un esquema secuencial rotativo en forma de ocho, como se muestra en el esquema de selección del sub-ADC en la mitad superior de la Fig. 14. Con el intercalado secuencial, cualquier desajuste entre los sub-ADCs provoca bengalas en el espectro, que se calibran en este trabajo como se ha explicado anteriormente en esta sección. Sin embargo, a pesar de la calibración, siguen existiendo espuelas de intercalación residuales, debido a la gran sensibilidad de estas espuelas de intercalación a los desajustes que no se corrigen tras la calibración. Además, algunos de los desajustes de intercalación de segundo orden, como los desajustes de linealidad entre los sub-DAC, no se calibran debido a su complejidad. Para las entradas de señales grandes, la SFDR de un ADC IL secuencial con calibraciones de desequilibrio intercaladas suele estar limitada por los picos HD2 o HD3 causados por la distorsión del muestreo.

Sin embargo, a medida que la señal de entrada se hace más pequeña, el HD2 y el HD3 suelen mejorar como el cuadrado y el cubo de la reducción de la señal, respectivamente, de modo que la SFDR de baja señal puede verse rápidamente limitada por los espolones residuales de intercalación, lo que no es deseable para muchas aplicaciones de banda ancha. Además, en algunas aplicaciones, los espolones HD2 y HD3 pueden planificarse en frecuencia para que caigan fuera de la banda de frecuencias deseada, pero los espolones residuales de intercalación pueden caer dentro de la banda, también de forma no deseada.

Para superar esta limitación de los espolones residuales de intercalación, este trabajo incluye la posibilidad de aleatorizar los patrones de selección de sub-ADC a la velocidad de muestreo completa de 10-GS/s. La aleatorización permite que los picos residuales de intercalación se conviertan en ruido, produciendo así un espectro más limpio, siendo la contrapartida un aumento del suelo de ruido. Para permitir la aleatorización, cada uno de los ocho sub-ADCs está diseñado para funcionar a 1,43 GS/s [=(10 GS/s)/7]para que, tras siete periodos de reloj, vuelva a estar disponible un sub-ADC para su selección. Con esta redundancia, se pueden seleccionar dos sub-ADCs en cualquier momento, y la selección entre estos dos sub-ADCs está controlada por un generador aleatorio de 1-b (Pseudo Aleatorio, o PRND). La mitad inferior de la Fig. 14 representa la secuencia de selección aleatoria de forma pictórica. Suponiendo una secuencia inicial de 1 a 7, para la 8ª muestra están disponibles los sub-ADCs 8 y 1. Si, por ejemplo, PRND selecciona el sub-ADC 1 para la 8ª muestra, el sub-ADC 8 permanece en la pila en la misma posición y el sub-ADC 2 se añade a la pila. Para la 9ª muestra, si se selecciona el sub-ADC 8, el sub-ADC 2 ocupa su lugar y el sub-ADC 3 ocupa el lugar del sub-ADC 2 en la pila. Después de las conversiones sub-ADC, las muestras se vuelven a ensamblar en el orden correcto, invirtiendo la secuencia de codificación aleatoria. La sincronización dentro del sub-ADC para una secuencia de selección de sub-ADC de ejemplo se muestra en la Fig. 15, donde MDAC1 rastrea (T) la señal de entrada durante un periodo, luego toma una muestra y espera (H) durante al menos seis periodos, que incluyen el tiempo necesario para la generación de datos flash y la amplificación de MDAC para crear el residuo [28]. Los algoritmos de calibración de la VA para la ganancia, el desplazamiento y los desfases temporales no se modifican durante la aleatorización. Para estimar el desfase temporal, ya se ha dicho que se hace una correlación entre la salida de un sub-DAC determinado y la muestra que le sigue inmediatamente, que sería producida aleatoriamente por cada uno de los otros siete sub-DAC durante la aleatorización. Esta correlación, por término medio, siempre estima con exactitud la asimetría temporal de la sub-DAC dada, incluso en el caso de la aleatorización.

Resultados de las mediciones

El ADC 12-b 10-GS/s se fabrica en tecnología CMOS de 28 nm. En la Fig. 16 se muestra una fotografía del chip ADC, con las secciones clave del chip resaltadas. El búfer de entrada está en la parte superior, seguido de los ocho sub-ADCs IL que están debajo, y luego el digital. El receptor de reloj y todos los circuitos de generación de fase de reloj están a la derecha, y la generación de polarización está a la izquierda.

La Fig. 17 muestra la Función de Transferencia Residual de la Etapa Digital 1 (DSRTF) medida de uno de los sub-ADCs, con los códigos del back-end (etapas 2 a 5) en el eje y y los códigos de salida del flash 1 en el eje x. Cuando se activa la calibración de desplazamiento de fondo del comparador de flash, una parte importante del rango de corrección queda sin utilizar. A continuación, la Fig. 18 muestra el DSRTF con todo el rango de corrección utilizado cuando el ADC muestrea una señal de 4 GHz antes de ajustar el retardo del reloj de muestreo del flash para que coincida con el MDAC. Por último, la Fig. 19 muestra la DSRTF con el retardo del reloj de muestreo del flash ajustado, donde, incluso con una señal de entrada de 4 GHz, gran parte del rango de corrección queda sin utilizar.

La Fig. 20 muestra la función de transferencia de no linealidad integral (INL) medida de uno de los ocho sub-DAC para tres casos. Cuando la calibración IGE y el dithering están desactivados, el INL muestra fuertes discontinuidades que superan los ±2 LSB. La activación de la calibración IGE lo reduce a unos ±1,5 LSB. Finalmente, con el dithering también activado, el INL es inferior a ±0,7 LSBs. El dithering y la calibración IGE mejoran notablemente la linealidad de los sub-DAC y garantizan una función de transferencia INL suave. Disponer de sub-DACs lineales sin discontinuidades en la función de transferencia es un requisito previo para un buen rendimiento de intercalación.

La Fig. 21 muestra una transformada rápida de Fourier (FFT) medida del ADC de IL muestreando una señal de entrada de 4 GHz a 10 GS/s, con las calibraciones del sub-ADC y el dithering activados, pero sin las calibraciones de intercalación. El espectro muestra grandes picos de desequilibrio de intercalación que limitan la SFDR. Cuando se activan las calibraciones de intercalación, como se muestra en la Fig. 22, los picos de desequilibrio de intercalación se reducen a menos de 80 dB, y la SFDR se limita por HD2 a 66 dB y por HD3 a 69 dB, mientras que la SNR alcanza 56 dB y la SNDR 55 dB. En la Fig. 23 se muestra un barrido de frecuencia de entrada de SNR, SNDR y SFDR. La tabla I resume las especificaciones de rendimiento de este ADC de 12 b y 10 GS/s, y enumera el FOM de Schreier (FOMS_HF) y el FOM de Walden (FOMW_HF) [8].

Tabla I Resumen de las especificaciones de rendimiento del ADC 12-b 10-gs/s

Resolución	12b
FMUESTRA	10GS/s
SNR	56dB
NRDS	55dB
SFDR	66dB
66dB	4GHz
Potencia	2.9W
FOMS_HF	147dB
FOMW_HF	631fJ/Paso a paso
BW	7.4GHz
DR	60dB
NSDpequeña señal	-157dBFS/Hz
Tecnología	28nm

La Fig. 24 muestra el ancho de banda de -3 dB medido de este ADC, que es de aproximadamente 7,4 GHz. Los principales circuitos que determinan el rendimiento del ancho de banda son el búfer de entrada en contrafase del extremo delantero y el ventilador que acciona las redes de muestreo en cada sub-DAC.

Como se comenta en el apartado III-C, este ADC tiene la capacidad de aleatorizar la selección de sub-DACs para mejorar el rendimiento espectral, reduciendo la magnitud de los picos residuales de intercalación. Para explicar los efectos de la aleatorización, a continuación se muestra una secuencia de espectros FFT medidos. La Fig. 25 muestra una FFT del ADC muestreando secuencialmente una señal de 1 GHz cercana a la escala completa a 10 GS/s, donde la SFDR está limitada por el componente HD3 a 71 dBc y los picos de desalineación de intercalación se suprimen hasta el nivel de 80 dB por las calibraciones. Sin embargo, cuando la amplitud de la señal de entrada disminuye en 6 dB, como se muestra en la fig. 26, los componentes HD2 y HD3 mejoran en el cuadrado y el cubo de la reducción de la señal, y la SFDR queda ahora limitada a 70 dBc por los picos de desajuste entrelazados, lo que no es deseable porque muchas aplicaciones esperan que la SFDR mejore con amplitudes de señal más bajas. Ahora, cuando se activa la aleatorización del sub-ADC, como se muestra en la Fig. 27, estos picos residuales de desajuste del entrelazado se difuminan en el ruido de fondo y, para el caso mostrado, la SFDR mejora en 10 dB hasta los 80 dBc, pero la contrapartida es una degradación de 1,5 dB en la NSD.

Por último, el consumo de energía del ADC a 10 GS/s es de 2,9 W, que incluye unos 400 mW para el búfer de entrada, 1800 mW para los ocho sub-ADCs, 650 mW para el reloj y la digitalización, y 50 mW para la generación de referencia y polarización.

Comparación con los ADCs de pico

La FOM de Schreier, presentada en (1), se utiliza para comparar el rendimiento de este ADC de 12-b 10-GS/s con otros ADC de la literatura. La Fig. 28 muestra un gráfico de comparación de la FOM basado en los datos de Murmann [8]donde los ADCs han sido filtrados por la condición SNDR = 50 dB, y la Tabla II compara este trabajo con los ADCs recientemente publicados con f_S = 2,5 GS/s en la Fig. 28. Este trabajo consigue casi el doble de la frecuencia de muestreo de [5] y [33]ambos en CMOS de 28 nm, consiguiendo un FOM similar. Mientras que [21] y [34] logran una mejor FOM en CMOS de 16 nm, son 2,5× más lentos que este trabajo. Casi todos estos ADCs utilizan una arquitectura de canalización IL. La tecnología de procesado utilizada para estos ADCs con canalización IL de la Tabla II oscila entre el BiCMOS de 130 nm y el CMOS de 16 nm.

Tabla II Comparación de este trabajo con ADCs de gigahercios relevantes con SNDR > 50 Db

Especificación	Este trabajo	[5] Ali	[33] Wu	[21] Wu	[22] Staayer	[34] Vaz	[35] Chen	[20] Setterberg
FSAMPLE	10GS/s	5GS/s	5.4GS/s	4GS/s	4GS/s	4GS/s	3GS/s	2.5GS/s
Aleta de entrada	4GHz	2GHz	2.7GHz	1.9GHz	1.8GHz	1.9GHz	1.5GHz	1GHz
NRDS @ fin	55dB	58dB	50dB	56dB	56dB	57dB	51dB	61dB
SFDR @ fin	66dB	70dB	65dB	68dB	64dB	67dB	-	78dB
Potencia (W)	2.9	2.3	0.5	0.3	2.2	0.5	0.5	24
FOMS @ fin	147dB	148dB	147dB	154dB	145dB	153dB	146dB	138dB
BW	7.4GHz	5GHz	-	-	4GHz	-	-	-
Proceso	28nm	28nm	28nm	16nm	65nm	16nm	40nm	biCMOS 130nm
Arquitectura	Tubería IL	Tubería IL	Tubería IL	Tubería IL	Tubería IL	Tubo IL/SAR	Tubería IL	Tubería IL

Resumen y conclusión

Este artículo describe un ADC de 12-b 10-GS/s que intercala ocho sub-DACs canalizados en tecnología CMOS de 28-nm. Los sub-DACs canalizados sin SHA, incluidos los amplificadores MDAC, funcionan desde la fuente de alimentación del núcleo para una baja disipación de energía, lo que es posible gracias a técnicas como el escalado de residuos, la calibración del fondo del flash, el dithering y la calibración IGE. Los retos de conseguir un ancho de banda y una linealidad en un ADC IL se abordan con un búfer de entrada complementario push-pull para conducir los sub-DACs IL, y un interruptor de arranque rápido permite un muestreo de 10 GS/s. Los desajustes de intercalación se abordan con técnicas de calibración de fondo. Se ha demostrado que la selección aleatoria de sub-CADs reduce los picos de intercalación residuales.

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Благодарность

Los autores desean dar las gracias a S. Kosic, T. Boles, A. Cantoni, J. Dispirito, P. Ferguson, R. Miller, G. Engel, C. Mangelsdorf, P. Snehal, T. Giuffre, S. Pasad, S. Gibbs, P. Hendriks, H. Zhu, D. Robertson y a los demás miembros del grupo de Convertidores de Alta Velocidad de Analog Devices que han contribuido a este trabajo.