Partición inteligente en radios WiMAX

La revolución digital ha cambiado la forma en que nos comunicamos, trabajamos y viajamos, remodelando nuestra relación con el mundo que nos rodea. La digitalización de la electrónica ha transformado nuestro mundo al permitir una amplia red de medios de comunicación portátiles, accesibles e interconectados. Sin embargo, las ventajas prometidas de la tecnología digital sólo son tan buenas como la capacidad de las tecnologías analógicas para traducir fielmente el lenguaje digital de 1s y 0s en señales analógicas naturales.

El avance de la revolución digital se ha caracterizado por la Ley de Moore, que establece que el número de transistores en un chip se duplica cada 18 meses. Las tecnologías analógicas, en cambio, se caracterizan por la Ley de Murphy: si algo puede salir mal, saldrá mal. Las tecnologías analógicas avanzan a un ritmo más comedido, impulsadas no por las mejoras de los procesos, sino por las innovaciones en los circuitos y el modelado físico de los transistores. Estas tecnologías están mejorando progresivamente en múltiples dimensiones de rendimiento, potencia e integración.

Tendencias de integración y argumentos a favor de la partición

Las tendencias de integración están en función del volumen y la madurez del sistema; en muchos casos, la aceptación del sistema y el volumen de producción de unidades nunca aumentan hasta el punto de que se justifique un desarrollo generacional recurrente. En otras aplicaciones, como las estaciones base, la instrumentación y las aplicaciones militares, los estrictos requisitos de rendimiento llevan a implementaciones discretas. En casos como el de la telefonía móvil y el Wi-Fi, en los que la aceptación del consumidor es universal, las fuerzas de la competencia impulsan la reducción continua de los costes. A medida que la tecnología se vuelve más cara de implementar (como los costes de máscara, herramienta e ingeniería), aumenta el rendimiento necesario para justificar estos desarrollos. Al mismo tiempo, las fuerzas competitivas impulsan a las empresas a realizar grandes inversiones al principio del ciclo de vida de una norma. Si un mercado despega y el conjunto de chips de una empresa no está preparado, el resultado financiero puede ser desastroso.

En esencia, las empresas se ven obligadas a invertir para estar preparadas cuando un mercado despega, y esta inversión es cada vez más costosa, mientras que al mismo tiempo los clientes exigen más rendimiento a sus proveedores. Obtener un rendimiento aceptable de la inversión en I+D necesaria para construir los complejos sistemas de comunicación actuales es una propuesta muy difícil. Dependiendo de la complejidad del SOC, los costes de desarrollo pueden oscilar fácilmente entre 10 y 20 millones de dólares o más para un diseño de 90 nm. Por tanto, el éxito de una nueva iniciativa depende de la identificación de un mercado en el que tu propiedad intelectual sea valiosa y de la reunión de socios para satisfacer las necesidades de los clientes. Cada vez son menos las empresas que pueden gestionar todos los aspectos del desarrollo del sistema. Sin embargo, es absolutamente necesario centrarse en el rendimiento de los costes, el TTM y la rentabilidad financiera.

Para las aplicaciones de comunicación emergentes, como WiMAX, los sistemas de primera generación se han desarrollado normalmente utilizando múltiples circuitos integrados. La sección MAC/módem puede utilizar FPGAs y DSPs estándar; las secciones de RF suelen utilizar componentes discretos, como LNAs, mezcladores y sintetizadores, con ADCs y DACs como puente. A medida que aumentan los volúmenes, la lógica digital suele integrarse en un ASIC dedicado y, en algunos casos, los ADC/DAC se incluyen en este ASIC digital, para su uso con soluciones de RF más integradas. Para otras aplicaciones con limitaciones de tamaño, como los teléfonos móviles o los dongles USB, la funcionalidad analógica y la digital pueden integrarse juntas, bien en un sistema en un paquete con módulos multichip, o en un solo chip. Hay muchas formas diferentes de reducir el tamaño y el coste, pero la tendencia es que, a medida que aumentan los volúmenes, disminuyen el tamaño y el coste. En algunos casos, el coste es el rey y se puede sacrificar el rendimiento de la RF (es decir, algunas aplicaciones WLAN de consumo), aunque los clientes no se den cuenta. En otros casos, el tamaño lo es todo y la integración de funciones es el motor.

No hay una receta única para el éxito. Las empresas han tenido éxito con muchas estrategias diferentes de integración y reducción de costes. Para ser claros, hay que hacer elecciones de desarrollo que minimicen el eBOM, el tamaño y el TTM. El diseño inteligente de la partición del sistema es fundamental para el éxito.

Partición tradicional: un riesgo de tiempo de comercialización

La integración de circuitos de señal mixta en un ASIC digital abre la puerta a muchos retos de implementación y, por tanto, introduce un riesgo de tiempo de comercialización y, lo que es más importante, de tiempo de obtención de ingresos para el producto. Aunque el núcleo mixto se haya verificado de forma independiente, su rendimiento depende del entorno en el que se integre. Los problemas de enrutamiento de la energía, la capacitancia parásita y la variación del proceso, que no son importantes para un chip sólo digital, tienen ahora mayor importancia.

El tiempo que transcurre desde un diseño sólo digital validado por la FPGA hasta el silicio varía de dos a seis meses, según la complejidad, el flujo de diseño y las herramientas de automatización. Por otro lado, el tiempo de ciclo para llevar un diseño de señal mixta al primer silicio podría ser hasta tres veces más largo, suponiendo que los núcleos analógicos estén disponibles y verificados en el proceso de selección adecuado. La sensibilidad de los circuitos analógicos al ruido generado por la conmutación de millones de transistores en presencia de señales de microvoltios requiere una mayor atención y múltiples revisiones del diseño y la disposición, lo que aumenta el tiempo necesario para obtener el silicio y las muestras de trabajo.

El problema no es insuperable. Existen múltiples técnicas para mitigar la interacción, pero requieren una cuidadosa atención al diseño personalizado de la máscara, lo que requiere tiempo y recursos de ingeniería. Esto requiere ciertamente un conjunto totalmente nuevo de competencias básicas en lo que puede ser ya un equipo de ingeniería sobrecargado.

El diseño y la disposición de la placa de evaluación también tienen un impacto crítico en el rendimiento de la parte de señal mixta del dispositivo. Las E/S analógicas de la placa de referencia son sensibles al ruido externo, y las rutas de alimentación de la parte de señal mixta del diseño requieren un alto aislamiento. La eliminación de la E/S analógica minimiza los problemas de acoplamiento de ruido. Además, resuelve el problema de la interconexión de los núcleos analógicos de diferentes proveedores (es decir, el chip de RF y los núcleos convertidores de señales mixtas). Por ejemplo, algunos de los núcleos ADC disponibles recomiendan utilizar un búfer conductor de op-amp discreto de 5V para conseguir el rendimiento especificado en la hoja de datos. En el caso de los módems que utilizan un proceso más pequeño, como el de 130 nm o 90 nm, hay que reducir y adaptar la oscilación de la señal y el nivel de modo común cuando se utilizan chips de RF de distintos proveedores. Estas consideraciones adicionales requieren valiosos recursos de ingeniería.

Ser el segundo en el mercado significa a menudo que el precio de los productos debe reducirse mucho para ganar cuota de mercado. La elección de un flujo de diseño puramente digital o FPGA puede reducir el tiempo necesario para llevar un producto a la producción en masa entre seis y doce meses.

Llegar al silicio funcional es sólo el primer paso: llegar a la producción con un CI de señal mixta presenta sus propios retos. Los circuitos de señal mixta son sensibles a las variaciones del proceso, como los umbrales, las fugas, la resistencia del material y otros parámetros del proceso. A menudo, cuando el rendimiento de la señal mixta se degrada, también lo hace el sistema.

En los mercados de gran volumen, la capacidad de fabricar en varios centros es esencial para garantizar la entrega a tiempo y la optimización de los costes. El diseño digital puede ser relativamente agnóstico, mientras que portar los circuitos de señal mixta a diferentes fábricas lleva mucho tiempo y puede requerir amplios conocimientos de rediseño y optimización. Los recursos necesarios para orientar los diferentes flujos de fabricación suelen ser muy difíciles de reunir, y a menudo se emplean mejor en otros ámbitos.

Otro problema importante de la partición tradicional es que requiere un enfoque de pares emparejados. Es decir, como los ADC y los DAC están separados de la RF, los bucles en tiempo real, como el control automático de ganancia y el control de potencia de transmisión, se ven obligados a compartirse entre dos chips y varias piezas. Se requiere un trabajo inicial importante para optimizar un diseño de referencia a partir de dispositivos discretos.

Estos retos del diseño analógico y de señal mixta reducen la atención a la competencia principal del equipo de diseño a nivel de sistema y pueden retrasar la introducción de nuevos productos en el mercado.

Partición inteligente

Con la disponibilidad de procesos CMOS de RF maduros y los avances en las capacidades de modelado analógico y de RF, ahora es posible trasladar los convertidores de datos y otros bloques de señal mixta al CI de RF. El siguiente apartado muestra por qué la sustitución de la interfaz de banda base analógica tradicional por una interfaz digital ofrece una partición "más inteligente" para algunos sistemas de comunicación.

La modificación propuesta incluye la partición adecuada de la funcionalidad para que el Sistema en Chip (SOC) de RF proporcione una solución completa de RF de bits, que incluya todos los bucles de control necesarios, como el control automático de la ganancia, el control de la potencia de transmisión y los bucles de calibración de RF. La inclusión de los bucles de control en el frontal de radio facilita el uso y la capacidad de mezcla con diferentes módems digitales de banda base PHY. Un formato estándar, el ADI/Q^™ la interfaz digital I/Q, está disponible para la interconexión entre el extremo frontal de RF y la banda base digital. Este formato de interfaz consta de líneas de control y de datos bidireccionales y favorece la intercambiabilidad y la facilidad de aplicación. La reducción del control por software en tiempo real permite simplificar el diseño del sistema. Todos los controles analógicos y específicos de RF están divididos en el extremo frontal de RF.

Bajo coste unitario y bajo coste de desarrollo

Los segmentos de mercado que se caracterizan por una demanda y unos volúmenes de producción elevados atraen a más participantes en el mercado. Para defender con éxito una ventaja y aumentar la cuota de mercado, los proveedores de soluciones deben prestar atención al coste total del conjunto de chips en la fábrica. La partición inteligente puede reducir significativamente el coste del dispositivo.

Para los sistemas de comunicación, como WiMAX y el acceso inalámbrico de banda ancha, es esencial que el precio al consumidor sea inferior a 100 dólares. Los equipos CPE para ADSL y Wi-Fi 802.11g (20-30 dólares) son ejemplos en los que los volúmenes han aumentado drásticamente mientras los precios han bajado. Un mercado emergente como el de WiMAX también experimentará presiones de precios similares. Se espera que los precios del TBP para el usuario final estén por debajo de los 100 dólares a mediados de 2007. Para alcanzar estos objetivos, los precios de los chipset tendrán que situarse en la franja de 20 a 25 dólares. Es probable que esto sea mucho más bajo que los costes actuales, y se necesitarán mejoras considerables para que los precios del mercado obtengan un beneficio aceptable.

Los CI de radio de bits pueden ayudar a hacer posible esta transición.

Para un proceso determinado, un diseño de ASIC de señal mixta es más caro que un diseño de ASIC sólo digital, con el aumento del coste de los sumadores que tienen cuatro componentes principales:

1. Para un proceso determinado, los dispositivos de señal mixta son intrínsecamente más caros. Las funciones de señal mixta requieren pasos de procesamiento adicionales, como óxidos más gruesos, dispositivos de bajo umbral e implantes adicionales. En general, el coste de las obleas de señal mixta puede ser un 20% superior al de las obleas sólo digitales.
2. Las plantas de fabricación están invirtiendo mucho en la reducción de la densidad de defectos, lo que se traduce en altos rendimientos, cercanos al 97% o al 98%, según el tamaño del chip. Por otro lado, la eficiencia de los circuitos integrados analógicos es una función del propio diseño. Para conseguir el rendimiento especificado sin comprometer la disipación de energía, los circuitos analógicos se diseñan para funcionar según las especificaciones en una ventana estrecha de variaciones de proceso en comparación con el diseño digital, lo que da lugar a un rendimiento limitado por los parámetros, aumentando así los costes de los diseños de señal mixta. Esto aumenta los costes de los diseños de señal mixta en más de un 10%.
3. La eliminación de las funciones analógicas del módem digital simplifica el desarrollo de las pruebas de producción y ayuda a reducir el tiempo de las mismas. Permitir la comprobación en un comprobador digital genérico, en lugar de un costoso comprobador de señal mixta, puede reducir el coste del comprobador en un 15-20%.

Las herramientas de cobertura de pruebas permiten al diseñador digital crear cadenas de exploración de cobertura de fallos, lo que simplifica las pruebas de producción. Mientras que las pruebas de señal mixta requieren medir varias especificaciones analógicas en el rango de unos pocos microvoltios. Diseñar una prueba de señal mixta puede llevar al menos cinco veces más tiempo que una prueba sólo digital. El tiempo puede reducirse utilizando un procesamiento paralelo en los probadores. Suponiendo una metodología de programa de pruebas agresiva, el coste de las pruebas de los dispositivos de señal mixta puede ser de dos a tres veces mayor.

4. El núcleo del convertidor integrado suele ser la propiedad intelectual desarrollada por un tercero y/o un grupo interno con los derechos asociados, y/o los NRE. Las herramientas de diseño y soporte utilizadas en un flujo de diseño de señal mixta representan una inversión adicional respecto a un conjunto de herramientas de diseño para una solución ASIC sólo digital. El conjunto de herramientas necesarias para diseñar un nuevo ASIC de señal mixta frente a un ASIC sólo digital puede superar fácilmente los 500.000 dólares.

Además, los circuitos analógicos no se adaptan a las reducciones de proceso como lo hacen los circuitos digitales. La figura 4 ilustra el aumento del coste de los circuitos integrados de señal mixta en función del tamaño de las características. Las curvas de coste están normalizadas al coste de un ASIC de 180 nm sólo digital. Históricamente, el coste del ASIC digital tiende a disminuir en un tercio cuando se pasa de un tamaño de característica al siguiente. En cambio, el coste de los circuitos integrados de señal mixta aumenta con el porcentaje del área del chip que es de señal mixta. Esto se debe a que el circuito analógico limitado por el ruido no se adapta a la litografía, mientras que el circuito digital tiende a adaptarse cuadráticamente al proceso.

La inversión en nuevos equipos de procesamiento y el aumento de la complejidad del proceso de fabricación conducen a un aumento neto del coste del chip por mm² de una generación a otra. Los circuitos digitales escalan proporcionalmente a un menor coste por transistor. Como los circuitos analógicos no escalan con el proceso, el coste total del producto de señal mixta tiende a mantenerse estable al principio y a aumentar con nuevas reducciones del proceso.

En los mercados de gran volumen, las empresas deben seguir siendo competitivas en cuanto a los costes y, al mismo tiempo, satisfacer los precios del mercado y ofrecer un rendimiento justo a los inversores. Si la estructura de costes de una empresa es el doble que la de los mejores competidores, pronto serán necesarias nuevas tácticas o estrategias. Aunque siguen existiendo todos los retos asociados al diseño de señal mixta, las ventajas de la partición inteligente incluyen una importante reducción del coste del sistema al aprovechar al máximo la Ley de Moore, lo que no siempre es posible en los circuitos analógicos/RF.

Además del aumento del coste por aparato, el coste de oportunidad de no elegir un proceso óptimo y un mayor tiempo de comercialización pueden anular el rendimiento financiero de un proyecto. La disponibilidad de núcleos analógicos y de señal mixta disponibles en el mercado lleva un retraso de unos dos años, o de una generación, con respecto al proceso digital. Dado que la disponibilidad de los núcleos listos para la producción se aproxima a los cuatro años, el enfoque de partición inteligente permite a los vendedores de sistemas elegir un proceso óptimo en función de sus necesidades y no verse limitados por la disponibilidad de un núcleo analógico validado. El coste de oportunidad de seleccionar un proceso no óptimo es alto. Por ejemplo, en el espacio inalámbrico de banda ancha, los fabricantes han anunciado un diseño de núcleo de 90 nm. ¡La diferencia en el coste del producto entre un diseño de SOC digital de 90 nm y de 130 nm puede ser de más del 200%! En 65 nm, el multiplicador puede ser aún mayor.

El cambio propuesto ofrece la oportunidad de utilizar el tiempo y los recursos adicionales para centrarse en el desarrollo de productos de próxima generación, lo que podría darle una ventaja generacional sobre sus competidores, que están gastando valiosos recursos en luchar contra los problemas inherentes al diseño de un ASIC de señal mixta.

Ventajas de rendimiento al pasar a una interfaz de banda base de radio digital

Además del beneficio económico en términos de desarrollo, soporte y coste unitario, la partición inteligente proporciona una solución de sistema de alto rendimiento.

Para los sistemas OFDM avanzados con una alta relación pico-promedio, la alta linealidad conseguida en el dispositivo de RF, así como los algoritmos avanzados de sincronización y estimación de canal en el DBB, no deben verse comprometidos por el rango dinámico de los ADC y DAC. Debe considerarse una gestión cuidadosa del margen de seguridad para permitir un rendimiento sólido en presencia de ruido, canales desvanecidos e interferencias.

Con la integración de un bucle autónomo de AGC, el rango dinámico de los ADCs puede ajustarse a la capacidad del front-end de RF, permitiendo altas velocidades de datos, como 64 QAM. Muchos proveedores han tenido problemas para actualizar sus diseños de referencia debido a las complejas interacciones entre el DBB y el CI de RF. Además, se pueden utilizar técnicas avanzadas, como el AGC símbolo a símbolo, para mejorar el rendimiento del sistema en los canales de desvanecimiento habituales en los entornos móviles. A diferencia del AGC distribuido (es decir, un algoritmo de AGC implementado en dos dispositivos separados), la partición propuesta permite una rápida convergencia del AGC, lo que permite al DBB dedicar más tiempo a la estimación del canal y a la sincronización, mejorando así el rendimiento del sistema en varios decibelios, lo que se traduce en un mayor alcance y rendimiento.

El filtrado es necesario para eliminar las señales no deseadas de los canales adyacentes o alternativos. Para resolver este problema, hay que hacer un cuidadoso compromiso entre la linealidad y la complejidad del filtrado. En las arquitecturas ZIF de bajo coste, la selectividad final del canal se consigue mediante filtros digitales. Tanto el filtrado como la ganancia deben repartirse entre los filtros de RF y los filtros digitales posteriores. La partición inteligente optimiza las necesidades de filtrado entre el filtrado analógico y el digital, aprovechando al máximo el rango dinámico del convertidor.

La disipación de energía también es un parámetro importante para los sistemas móviles. La disipación de energía en un chip digital es directamente proporcional al cuadrado de la tensión de alimentación y directamente proporcional a la capacidad de la puerta. Así, para una migración de proceso de 130 nm a 90 nm, el resultado podría ser un ahorro de energía de 8×. Con una filosofía de partición inteligente, el DBB, cuando se implementa en 0,13 μm, disipando en el rango de 1 W a 1,5 W, puede reducirse agresivamente a 200 mW, cuando se traslada a un proceso de 90 nm.

Resumen

La revolución digital ha dado lugar a soluciones con millones de puertas montadas en procesos de cadena de montaje. Estas soluciones SOC son caras de desarrollar y ejercen una enorme presión sobre el retorno de la inversión. El éxito requiere elegir el segmento de mercado adecuado, centrándose en una competencia básica para ofrecer un producto diferenciado a bajo coste y a tiempo. Asociarse para minimizar el riesgo y ejecutar según un calendario es una opción atractiva.

La división con una radio de RF a bits ofrece los cuatro ingredientes clave para el éxito: una solución de alto rendimiento, centrada en la competencia principal, el menor coste energético y el tiempo de comercialización más rápido.

Una partición adecuada de la funcionalidad analógica y digital resuelve muchos de los problemas asociados a la integración de los circuitos analógicos en los ASIC digitales y permite acelerar el tiempo de comercialización y prolongar el plazo de entrega. Permite optimizar el sistema para obtener un alto rendimiento.

Para los proveedores de banda base digital, que tienen experiencia en módems digitales y controladores de acceso a los medios, la partición inteligente ofrece la ventaja de concentrar los recursos críticos en tareas y proyectos que mejoran su propuesta de valor.

En las aplicaciones de gran volumen, la elección del proceso es crucial. La capacidad de migrar rápidamente a procesos más nuevos ofrece nuevos puntos de coste y rendimiento que proporcionarán una ventaja competitiva. La filosofía de la partición inteligente es adoptada por muchos organismos de normalización, como el grupo Digi-RF en los teléfonos móviles, el grupo JC-61 dirigido a WLAN y WiMAX, así como en varios sistemas propietarios. Analog Devices ofrece la interfaz ADI/Q, que permite implementar fácilmente esta estrategia de coste y rendimiento optimizados.