Optimización del reloj del convertidor analógico a digital: una perspectiva de ingeniería de prueba

Optimizar el reloj del sistema puede ser desafiante y gratificante. Diseñar un convertidor de analógico a digital puede ser bastante fácil codificación circuito con 350 femtosegundos (fs) de fluctuación es respetable, pero ¿es eso suficiente para las demandas de alta velocidad de hoy? Por ejemplo, al probar un AD9446-100 (un ADC de 100 MHz y 16 bits) en Nyquist con un reloj de muestra de 100 MHz, 350 fs de fluctuación pueden degradar la relación señal-ruido (SNR) en aproximadamente 3 dB. Cuando el mismo dispositivo se prueba a 3^rd Área de Nyquist con una entrada analógica de 105 MHz, la degradación puede llegar a 10 dB. Para reducir la fluctuación del reloj a un nivel tolerable de 100 fs o menos, el diseñador debe comprender de dónde proviene la fluctuación del reloj y cuánta fluctuación puede tolerar el ADC. Puede ser muy frustrante darse cuenta, demasiado tarde, de que el rendimiento del circuito del reloj está limitado por Jitter y que este problema podría haberse evitado más fácilmente durante la fase de diseño.

Aquí veremos las especificaciones de reloj relevantes y las formas de lograr el rendimiento esperado de un convertidor de alta velocidad, utilizando un poco de conocimiento y experiencia. Comenzando con un diagrama de reloj ADC típico, como el que se muestra en la Figura 1, destacaremos las técnicas que se pueden usar para optimizar el reloj en cada punto de la cadena de la señal e identificaremos algunas técnicas de uso común que deben evitarse.

¿Qué es el jitter?

Estar nervioso Es probablemente el parámetro más importante en el desarrollo de un buen circuito de reloj del sistema, por lo que es importante revisar algunos conceptos básicos y comprender lo que significa este término. Muchos artículos técnicos describen las matemáticas de Jitter en nogrado; sin embargo, el diseño para un buen rendimiento del convertidor no se limita a la descripción precisa de la fluctuación de fase. También es importante comprender cómo puede ingresar al sistema y cómo minimizar su impacto.

Jitter es el cambio en la ubicación de un borde de reloj; esto creará un error de temporización, lo que resulta directamente en errores en la precisión de la amplitud convertida (Figura 2a). El aumento de la frecuencia de entrada analógica aumenta la pendiente de la señal de entrada, lo que aumenta el error de conversión (Figura 2b). Es importante señalar que el tamaño del error de conversión es relativo: un error de conversión de 0,5 LSB (bit menos significativo) para un dispositivo de 10 bits equivale a 32 LSB de error para un dispositivo de 16 bits. Esto significa que Jitter se convertirá en una preocupación mayor a medida que aumente la resolución del ADC y la frecuencia de entrada analógica.

Dado que esta relación es intuitivamente clara, el ingeniero determinará en última instancia la cantidad de fluctuación aceptable al relacionar el rendimiento del ADC con la fluctuación del codificación el reloj. La Ecuación 1 define la SNR (dB) - con frecuencia - de un ADC perfecto con resolución infinita, mientras que la Ecuación 2 es la SNR (dB) de un ADC perfecto con N-(10, 12, 14 o 16) bits.

(ver líneas diagonales en la Figura 3)

(1)

(ver líneas horizontales en la Figura 3)

(2)

La figura 3 combina estas dos ecuaciones. Las interrupciones permiten al usuario determinar la cantidad de fluctuación de reloj total que se puede tolerar para una frecuencia de entrada analógica determinada. A bajas frecuencias, la precisión está limitada por la resolución del convertidor. Sin embargo, a medida que aumenta la frecuencia de entrada, se llega a un punto en el que el rendimiento del ADC está dominado por la fluctuación general del reloj del sistema. Para las frecuencias de entrada a la izquierda de los cruces, es poco probable que la fluctuación más baja sea una preocupación.

Sin embargo, si la frecuencia de entrada analógica está cerca del cruce o a la derecha, se debe reducir la frecuencia o la resolución o mejorar la especificación de fluctuación. Por lo tanto, a medida que aumentan los intervalos de fluctuación, el punto en el que el rendimiento de la SNR está dominado por la fluctuación del reloj del sistema se produce a frecuencias cada vez más bajas.

Por ejemplo, si se prueba un ADC de 14 bits usando un reloj con 350 fs de fluctuación, la frecuencia de entrada analógica debe limitarse a frecuencias por debajo de 35 MHz (el nivel de 14 bits y la pendiente de 350 fs se cruzan) para evitar una reducción significativa del rendimiento. . Si Jitter se puede reducir a 100 fs, se pueden manejar frecuencias de entrada de hasta 125 MHz.

En la práctica, este modelo simplificado, utilizando estas aproximaciones de primer orden, pierde validez a medida que la frecuencia de prueba analógica se acerca a las intersecciones. Para comprender completamente el efecto de la fluctuación del reloj en el rendimiento del ADC, el ruido cuantificado y amplitud de entrada analógica debe ser considerado así como la resolución (Ecuación 3, basada en la Lectura Adicional 9).

(3)

dónde

SNR = Relación señal/ruido en dB.

FA = Frecuencia de entrada analógica de onda de escala completa.

siempre rms = Jitter rms interno del ADC y Jitter de reloj externo combinados.

ε = No linealidad promedio diferencial (DNL) de ADC en LSB.

NO = Resolución ADC en bits.

V_{Ruido efectivo= Ruido efectivo de entrada ADC.}

Lo que sea siempre rms = 0, ε = 0, y V_{Ruido efectivo} = 0, la ecuación anterior se reduce al conocimiento

SNR = 6,02N + 1,76dB

Por ejemplo, suponga que un ADC tiene un ruido de cuantificación de 0,5 LSB y, cuando se pruebe, la amplitud de la entrada analógica estará 0,5 dB por debajo de la escala completa. La Figura 4, que combina la Ecuación 2 y la Ecuación 3, muestra que la codificación de Clock Jitter afectará el rendimiento de SNR en frecuencias más bajas que en el modelo simplificado.

El ejemplo anterior mostró que un reloj con jitter de 350 fs no afectaría la SNR de un ADC de 14 bits hasta que la frecuencia de entrada analógica se acerque a 35 MHz. Sin embargo, cuando se tienen en cuenta los efectos del ruido de cuantificación, la frecuencia de entrada y la amplitud de entrada, las frecuencias de entrada tan bajas como 10 MHz deberían ser una preocupación. Asimismo, 100 fs de fluctuación en el reloj provocarán una degradación de SNR en frecuencias por debajo de 100 MHz.

Mantén los nervios fuera

Ahora que se cubren los conceptos básicos del jitter, podemos considerar las fuentes del jitter. Cualquier cosa que pueda modificar la transición de borde del reloj ADC introducirá o causará fluctuaciones. Estos incluyen diafonía, EMI (interferencia electromagnética), efectos de suelo y ruido de la fuente de alimentación.

DiafoníaLa fluctuación de fase inducida puede ocurrir en dos pistas adyacentes. Si un trazo lleva una señal y un trazo paralelo adyacente lleva una corriente diferente, se inducirá un voltaje en el trazo de la señal; si es una señal de reloj, se modificará el instante en el que se produce el flanco de reloj.

La fluctuación también puede ocurrir con ECM radiación en pistas de señales sensibles. La EMI se produce al cambiar las fuentes de alimentación, las líneas eléctricas de alto voltaje, las señales de RF y otras fuentes similares. EMI produce efectos similares a la diafonía a través del acoplamiento eléctrico o magnético que modifica la señal o la hora del reloj.

La Figura 5 muestra los efectos de la interferencia electromagnética en SNR. La curva azul muestra la SNR base frente a la frecuencia del AD9446, con un reloj externo y una fuente de alimentación lineal. El reloj no está conectado a él. la junta de evaluación de ninguna manera. La curva roja muestra la degradación que se produce cuando el mismo circuito de reloj está conectado o soldado a la placa, que recibe alimentación de una fuente de alimentación conmutada. La curva verde muestra que el rendimiento del convertidor se puede mejorar considerablemente regulando y filtrando el oscilador en este suministro.

Tierras que rebotan La fluctuación también puede ser causada por corrientes de conmutación o conexiones a tierra incorrectas. Las corrientes de conmutación pueden volverse significativas cuando varias puertas conmutan al mismo tiempo. Esto puede inducir picos de corriente en los planos de alimentación y tierra, cambiando los voltajes de umbral en el circuito del reloj o las señales de entrada analógicas. Considere el siguiente ejemplo:

Digamos que la salida de la puerta de la pista de PCB y la entrada de la puerta del receptor tienen una carga combinada de 10 pF. Cuando la puerta cambia, 10 mA de corriente dinámica pueden entrar o salir de cada salida. [10 mA is derived from 10 pF × 1 V/ns, the typical slew rate of a CMOS gate (I = C dV/dt).] Por lo tanto, una transición de escala promedio podría representar 120 mA de corriente dinámica si 12 puertas cambiaran simultáneamente. Esto provocaría un gran pico de corriente a través del cable de alimentación, uno de los cuales podría estar conectado a tierra. La caída de tensión transitoria (rebote) debida a la resistencia del cable afectará a cualquier circuito que dependa de él para estar en el potencial de tierra.

Para reducir la fluctuación de fase de estas fuentes, se deben utilizar buenas prácticas de diseño y una separación de circuitos adecuada. ¡Es esencial limitar los circuitos analógicos y los circuitos digitales a sus respectivos dominios! Este principio debe observarse en todas las capas para garantizar un buen aislamiento. Es importante comprender cómo fluyen las corrientes inversas en relación con su fuente y evitar cualquier estrechamiento o interferencia entre los circuitos analógicos y digitales. En resumen, las entradas analógicas sensibles y las pistas de reloj deben mantenerse alejadas de los circuitos y otras pistas que puedan afectarlas de forma no deseada.

Mejorar el jitter significa mejorar el escaneo

Ahora que se han cubierto los conceptos básicos de la fluctuación y sus posibles efectos nocivos, uno puede preguntarse: "¿Cómo puedo mejorar el reloj del sistema o el circuito del reloj para reducir la fluctuación?"

Recordando la discusión original, la fluctuación o el ruido solo pueden corromper la sincronización del ADC cuando está presente durante la transición o el período de umbral del reloj, que se muestra en la Figura 6. Si este borde (y, por lo tanto, acelera el período de umbral) inevitablemente reducirá la velocidad de giro . la cantidad de tiempo que el ruido podría estar presente durante el período de umbral reduce efectivamente la cantidad de jitter rms (raíz cuadrática media) introducida en el sistema.

Tenga en cuenta que aumentar la velocidad de respuesta no afecta la calidad de la señal original, sino el tiempo de transición a través de la región del umbral. Para confirmar esta afirmación, consulte la Figura 2b. Tenga en cuenta que con esta oscilación de señal más rápida, se pasa menos tiempo en la región de transición. La Figura 7 muestra la relación inversa entre Jitter y Slew rate. Para el ejemplo anterior, un ADC de 12 bits requiere una velocidad de respuesta de 1 V/ns que requiere una fluctuación de fase rms mínima de 100 fs para una entrada analógica de 70 MHz.

Por lo tanto, minimizar el jitter significa mejorar la velocidad de respuesta del borde del reloj. Una forma de lograr esto es mejorar la propia fuente de reloj. La Figura 8 compara varios osciladores "listos para usar" cuando se usan como fuente de reloj para uno de los ADC más capaces de ADI, el AD9446 de 16 bits y 80 MSPS, en un rango de frecuencias de entrada analógica.

Por lo general, se utiliza un oscilador de reloj personalizado de alto rendimiento para caracterizar el rendimiento de referencia de los ADC de Analog Devices (traza azul). Sin embargo, no todos los usuarios de estos convertidores de alta velocidad pueden pagar el costo o el espacio requerido para un oscilador controlado por horno de alto rendimiento y baja fluctuación, pero incluso los osciladores económicos disponibles pueden lograr un rendimiento razonable a altas frecuencias de entrada analógica. . La figura 8 muestra el rango de rendimiento con algunos dispositivos asequibles.

Un punto importante es que se debe tener cuidado al elegir un oscilador "listo para usar", ya que no todos los proveedores de osciladores tienden a especificar o medir la fluctuación de fase de la misma manera. Una forma pragmática de determinar qué oscilador es el más adecuado para una aplicación en particular es recolectar algunos y probarlos directamente en el sistema. Al hacer de esta elección la única variable, se puede predecir el rendimiento (suponiendo que el proveedor del oscilador mantenga estándares de control de calidad razonables). Mejor aún, comuníquese con el fabricante del oscilador para obtener datos sobre la fluctuación de fase o el ruido de fase y recomendaciones sobre la mejor manera de eliminar el dispositivo. El devanado incorrecto del oscilador de rango dinámico libre de chispas (SFDR) puede degradar seriamente el convertidor.

Otras mejoras

Si el mejor oscilador disponible, en función del precio y el rendimiento, aún no es suficiente, se puede considerar la división de frecuencia y/o el filtrado. La ecuación 4 describe la salida de un oscilador de estiramiento:

(4)

Dos parámetros afectan la velocidad de respuesta: la frecuencia de la señal (F) y la amplitud (A). Aumentar cualquiera aumentará la velocidad de respuesta y reducirá la fluctuación del reloj del sistema a un número más deseable. Por lo general, es más fácil aumentar la frecuencia del reloj. La división de frecuencia se utilizará para producir la frecuencia de reloj del convertidor deseada, así como para alimentar las otras etapas del árbol de reloj del sistema.

Los divisores de frecuencia agregan costos en términos de componentes del circuito y requisitos de energía. También tiemblan. Cada componente activo agregado a la cadena de señal del reloj aumentará la fluctuación general.

(5)

Al usar un divisor, se deben considerar todas las especificaciones relevantes. Entre los productos divisores de reloj de ADI, la familia AD951x es típica, agregando típicamente solo alrededor de 250 fs. Además de tener una función de uso compartido incorporada, también están disponibles funciones como la distribución del reloj y el control del ciclo de trabajo.

Cabe señalar que los divisores del reloj deben contribuir, aunque sea mínimamente, a la fluctuación general; pero debido a la reducción de frecuencia que proporcionan, su salida Jitter se convierte en una fracción más pequeña del período de salida, por lo que introduce menos error. Por ejemplo, si una fuente de reloj de 100 MHz y otros miembros de la cadena agregan 800 fs de fluctuación (alrededor del 12,5% del período de 10 ns) y un divisor de reloj reduce la frecuencia a 10 MHz, introduciendo 250 fs de fluctuación, el resultado resultante . 840 fs de fluctuación es menos del 1% del período de salida de 100 ns.

Como resultado de la Ecuación 5, dado que el mayor contribuyente domina la fluctuación total, la fluctuación máxima de la fuente de reloj no debe ser más de un tercio del mayor contribuyente, pero no necesariamente mucho más. Las opciones reales dependen de los requisitos de rendimiento de la aplicación, como SNR en un rango de frecuencia determinado, las características de los componentes del sistema disponibles y las limitaciones típicas de tamaño y costo.

Reducción de ruido de paso

Como se muestra en la ecuación 5, Total La fluctuación es la raíz cuadrada (RSS) de la fluctuación del circuito de limpieza del reloj, más la fluctuación de la fuente y cualquier otro componente intermedio. Por lo tanto, si el circuito divisor es impulsado por una fuente extremadamente ruidosa, es posible que no se alcance todo el potencial del circuito divisor, simplemente porque el término Jitter domina más la ecuación. En este caso, considere el cable de banda estrecha uso pasivo filtrado entre la fuente de reloj y el circuito divisor.

Para ilustrar los beneficios del filtrado, considere una fuente con una especificación de fluctuación de fase de 800 fs. Si se coloca un circuito divisor de reloj entre la fuente y el convertidor, la fluctuación se puede reducir a aproximadamente 500 fs, aunque el circuito divisor es capaz de tener un rendimiento mucho mejor. Sin embargo, al colocar un filtro de paso de banda LC del 5 % entre la fuente y el circuito divisor, la fluctuación puede reducirse a 250 fs. (Ver Figura 9).

Para entender cómo un filtro puede mejorar la fluctuación de fase de una fuente sinusoidal, puede ser útil pensar en la fluctuación de fase en el dominio de la frecuencia y estimar su valor a partir de un gráfico de ruido de fase. Aunque el cálculo es simple y proporciona un buen medio de comparación, no tiene en cuenta factores no lineales como la velocidad de respuesta. Por lo tanto, este modelo a menudo predecirá más fluctuaciones de las que realmente existen.

Para realizar el cálculo, el gráfico de ruido de fase se divide en regiones de frecuencia y se calcula la potencia de ruido integrado de cada región, como se muestra en la Figura 10. Esto identifica la contribución de fluctuación de fase de cada región, así como la fluctuación de fase total. de la fuente (añadiendo RSS). Para estas ecuaciones, F₀ Es la frecuencia portadora. El ruido de fase integrado se multiplica por la raíz cuadrada de 2 porque el gráfico representa una de las dos bandas laterales.

Ahora considere una fuente con 800 fs Jitter. Trazar el ruido de fase de la fuente (Figura 11) facilita ver de dónde proviene la mayor parte de la fluctuación en el dominio de la frecuencia. Para el reloj con jitter de 800 fs, se puede ver que la banda ancha es la mayor parte del jitter en el espectro. Por lo tanto, el énfasis en la reducción del ruido de banda ancha es fundamental en los sistemas de tipo muestreo.

El uso de un filtro de paso de banda LC multipolar simple con un 5 % de ancho de banda (5 % LCBP) en la salida de la fuente de reloj puede mejorar en gran medida el rendimiento, como se muestra en la Figura 11b. Nótese la mejora de 800 fs a menos de 300 fs. Esto corresponde a una mejora de SNR de más de 12 dB.

Los filtros LCBP del cinco por ciento están fácilmente disponibles, pero pueden ser grandes y costosos. Otra opción es usar un filtro tipo cristal. La Figura 12 muestra la mejora en el ruido de fase de 800 fs a menos de 100 fs. ¡Esta es una mejora adicional de 3dB sobre los 12dB del filtro LCBP al 5%, para un total de 15dB!

Para demostrar la eficacia de los filtros de cristal en cascada con una fuente acústica, se llevó a cabo un experimento utilizando un generador de pulsos de placa antiguo para sincronizar el ADC AD9446-100 de 16 bits y 100 MHz. Sin filtrado, el generador Jitter mostró más de 4 ps, lo que resultó en una degradación de SNR de más de 30 dB. Con el filtro de cristal aplicado, la fluctuación calculada estuvo cerca de 50 fs, lo que proporcionó una mejora de SNR que se acercó al rendimiento típico de la hoja de datos (Figura 13).

Los filtros de cristal, con su región de ancho de banda muy estrecha, normalmente <1%, pueden reducir la fluctuación de muchas fuentes a menos de 100 fs, pero agregan costos y son más voluminosos que los filtros activos. También debe tenerse en cuenta que los filtros de cristal tienen un rango de entrada/salida limitado de 5 dBm a 10 dBm. Empujarlos más allá de su rango especificado causará distorsión, lo que podría degradar el SFDR del ADC. Finalmente, algunos filtros de cristal pueden requerir componentes externos para igualar la impedancia. Los filtros pueden hacer el truco, pero requieren piezas adicionales, coincidencias complicadas y un costo adicional.

En la Tabla 1 se muestra un breve resumen de las soluciones de filtros y divisores para mejorar la velocidad de respuesta.

Tabla 1. Resumen de compensaciones de divisores y filtros

	Divisor	Filtro LCBP 5%	Filtro de cristal
Ventajas	Bajo costo ($5 a $20). Alta velocidad de respuesta a bajas frecuencias. El ciclo de trabajo puede variar. Chips de distribución de reloj = más salida disponible	Con una fuente apropiada es posible lograr menos de 100 fs de Jitter. Plazos de entrega cortos. Alta potencia máxima de entrada.	Jitter ultra bajo para todas las fuentes. Muy pequeño (también disponible en 50 ohmios emparejados).
los inconvenientes	Jitter en el mejor de los casos ~ 200 fs a 250 fs.	Codificación limitada de frecuencia de ancho de banda. Ciclo de trabajo limitado al 50%. Más caro que los divisores (~$300).	Codificación limitada de frecuencia de ancho de banda. Ciclo de trabajo limitado al 50%. El costo personalizado ha resultado en un aumento del 50% en los costos sobre el LCBP.
No lo olvide		Los divisores pueden empeorar las cosas. La potencia de salida máxima está limitada por la pérdida de entrada del filtro y la potencia de entrada máxima especificada.	La potencia de salida máxima está limitada por la pérdida de entrada del filtro y la potencia de entrada máxima especificada. Pregunte por alta potencia máxima cuando ordene filtros personalizados.

Es deseable recortar la señal antes de que vaya a las entradas de reloj del ADC mediante el uso de diodos Schottky consecutivos. Esto permite que aumente la amplitud de la fuente, lo que aumenta la velocidad de respuesta, mientras mantiene la amplitud del reloj en un nivel compatible con las entradas de reloj del convertidor.

Si el sistema de sincronización es pequeño o la etapa final tiene longitudes de pista cortas, considere usar un transformador junto con el diodo de recorte. El transformador es pasivo y no agregará Jitter a la señal de reloj general. Los transformadores también se pueden usar para proporcionar ganancia al voltaje de la señal del oscilador, aumentando el término A (amplitud) en la Ecuación 4. Finalmente, los transformadores esencialmente brindan filtrado de paso de banda. Los que tienen ganancia (relaciones de impedancia de 1:2 o 1:4) tienen un ancho de banda más estrecho, lo que proporciona un filtrado aún mejor de la señal del reloj. Los transformadores también pueden convertir esta señal de un solo extremo en una señal diferencial, lo cual es común y muy recomendable en las interfaces de entrada de reloj ADC actuales.

Tenga en cuenta que no todos los diodos funcionarán igual de bien (Figura 14). La condición "base" es el rendimiento del diodo de mejor rendimiento, en relación con todos los demás diodos en ese lote de prueba, medido en las mismas condiciones. Lea atentamente las especificaciones y preste especial atención a la resistencia dinámica y las especificaciones generales de capacitancia. Los diodos con valores bajos de R y C pueden mejorar la velocidad de recorte.

Aquí, el AD9446, 16 bits, 80 MSPS ADC se utilizó como plataforma de prueba; el único cambio fue la fuente de los diodos espalda con espalda. El circuito utilizado para esta evaluación se muestra en la Figura 15.

Jitter reducido en las interfaces de hardware del reloj

Hay muchos circuitos y soluciones que se pueden usar cuando se interactúa con un pin de entrada de reloj ADC. Sin embargo, un examen de la ecuación 5

nos recuerda que existe una expectativa válida de que cada componente activo (fuente de oscilador, fan-out o controlador de compuerta, divisor, etc.) en la cadena de señal aumentará la cantidad total de fluctuación aplicada por el CDA a los pines de entrada del reloj. La Figura 16 muestra que la resolución se puede degradar de aproximadamente 12 bits a menos de 10 bits a 140 MHz agregando dos puertas, cada una agregando 700 fs de bits, a una fuente con 300 fs de un poquito.

Por lo tanto, al minimizar el número de componentes en la cadena de la señal del reloj, la fluctuación total de RSS se puede mantener baja.

También vale la pena señalar el tipo de puertas de reloj elegido. Las puertas lógicas simples probablemente no sean la mejor opción para un buen rendimiento en altas frecuencias de entrada analógica. Lo mejor es leer detenidamente las especificaciones de los dispositivos candidatos y comprender las especificaciones relevantes, como Jitter y Bias. Esto es especialmente importante cuando se trabaja con fuentes que tienen un Jitter muy bajo. Por ejemplo, en la Figura 17, la fuente A tiene una fluctuación de fase de 800 fs y la fuente B tiene una fluctuación de fase de 125. Con un filtro de cristal, los niveles de fluctuación respectivos se pueden reducir a 175 fs y 60 fs. Sin embargo, un divisor (o puerta con especificaciones de Jitter comparables) puede aumentar el Jitter por encima de 200 fs en ambos casos. Esto enfatiza el hecho de que es importante elegir y configurar correctamente los controladores de reloj en la cadena de señal de reloj.

Otro enfoque común se debe a la aparente incapacidad para lograr un rendimiento específico de la hoja. Un controlador de compuerta flexible se puede hacer de manera bastante simple usando un FPGA (a menudo con un Administrador de reloj digital—DCM, que proporciona una división de reloj). Sin embargo, como se muestra en la Figura 18, este enfoque tiene costos significativos para la SNR degradada utilizando el AD9446-80 (ADC de 80 MSPS); capaz de lograr un ENOB de 13 bits, por ejemplo. El oscilador de alto rendimiento establece el rendimiento de SNR de referencia en un rango de frecuencias, como se muestra en la curva roja. La curva verde muestra la diferencia de rendimiento utilizando el mismo reloj, pero con un FPGA como controlador de puerta entre el oscilador de alto rendimiento y el convertidor. A 40 MHz, el FPGA reduce la SNR a 52 dB (rendimiento de 8,7 bits) y el DCM proporciona una reducción adicional de 8 dB (1,3 bits) en la SNR. Esta diferencia de rendimiento es bastante alarmante con una degradación de 29 dB en SNR, lo que significa un jitter aditivo de aproximadamente 10 ps en la puerta del controlador FPGA solo usando la Ecuación 1.

Elegir la mejor puerta de controlador de reloj puede ser difícil. La Tabla 2 ofrece una comparación aproximada de la fluctuación de fase aditiva de varias puertas de control en el mercado. Las recomendaciones de la mitad inferior de la tabla pueden ayudar a lograr un buen rendimiento del ADC.

Tabla 2. Resumen de puertas de controlador de reloj y su fluctuación aditiva

familia lógica	puntos de vista
FPGA	33 ps a 50 ps (solo puertas de controlador, excluyendo puertas DLL/PLL internas)1
74LS00	4.94ps2
74HC700	2.2 PS2
74ACT00	0.99ps2
MC100EL16 PECL	0.7ps1
familia AD951x	0.22ps1
NBSG16, rotación reducida ECL (0,1 V)	0.2 ps1
ADCLK9xx, familia de controladores de reloj ECL	0.1 ps1
1Especificación del fabricante. 2Valor calculado basado en la degradación de ADC SNR.

CONCLUSIÓN

Comprender todo el sistema de reloj es esencial para obtener el mejor rendimiento posible del convertidor. La Figura 3 y las Ecuaciones 1 y 2 son guías útiles para los requisitos del cabezal para implementar un ADC de N bits "perfecto" o con fluctuación limitada de muy alta resolución. Si la frecuencia de entrada analógica no está muy por debajo de la intersección de estas líneas, se debe prestar atención a una fuente de reloj y al circuito de reducción de fluctuaciones asociado.

La fluctuación del circuito del reloj del sistema se puede reducir de varias maneras, incluida la mejora de la fuente del reloj, el filtrado y/o la división de frecuencia, así como la elección del hardware del circuito del reloj adecuado. Recuerde prestar atención a la velocidad de giro del reloj. Esto determinará la cantidad de ruido que el convertidor puede corromper durante el cambio de tiempo. La reducción de este tiempo de conmutación puede mejorar el rendimiento del convertidor.

Use solo los circuitos necesarios para controlar y distribuir el reloj, ya que cada componente de la cadena aumentará la señal de fluctuación general. Finalmente, no use barreras de hardware "baratas"; es probable que su desempeño sea decepcionante. No se puede esperar un desempeño de campeonato de un auto de $70,000 con llantas de $20.

graneros

1. Descargar ficha informativa AD6645
2. Descargar ficha informativa AD9446
3. Barrow, Jeff. "Reducción fundamental de rebotes en convertidores CC-CC: algunos elementos esenciales de conexión a tierra". Diálogo analógico, volar 41, núm. 2 (2007).
4. Branon, Brad. Nota de aplicación AN-756, "Sistemas muestreados y efectos del ruido y la fluctuación de fase del reloj".
5. Brannon, Brad y Allen Barlow. Nota de aplicación AN-501, "Incertidumbre de apertura y rendimiento del sistema ADC".
6. Curtin, Mike y Paul O'Brien. "Bucles de bloqueo de fase para receptores y transmisores de alta frecuencia - Parte 2". Diálogo analógico, volar 33, núm. 1 (1999).
7. Filtros de cristal discretos personalizados
   • Filtronética (www.filtro.net)
   • Anatech Electronics, Inc. (www.anatechelectronics.com).
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11. Mercer, Doug, Steve Reine y David Carr. Nota de aplicación AN-642, “Tratamiento de la fuente de reloj asimétrica con entrada de reloj diferencial de productos TxDAC y TxDAC+ de tercera generación”.
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    • Cuarzo Com (www.quartzcom.com).
13. Smith, Pablo. AN-741 Nota de aplicación. msgstr "Una pequeña característica llamada ruido de fase".

gratitud

Los autores desean agradecer a Yi Wang, Brad Brannon y Walt Kester por su ayuda y el beneficio de su experiencia en estas y otras áreas de estudio relacionadas, y a Ben Beasley por la recopilación de datos de laboratorio.