Guía de supervivencia de convertidores de alta velocidad: salidas de datos digitales

Resumen

Con tantos convertidores de analógico a digital (ADC) entre los que los diseñadores pueden elegir, un parámetro importante a considerar en el proceso de selección es el tipo de salida de datos digitales incluida. Actualmente, los tres tipos más comunes de salida digital utilizados por los convertidores de alta velocidad son los semiconductores de óxido metálico complementario (CMOS), la señalización diferencial de bajo voltaje (LVDS) y la lógica de modo actual (CML). Cada uno de estos tipos de salidas digitales utilizadas en los ADC tiene ventajas y desventajas que los diseñadores deben considerar en su aplicación particular. Estos factores dependen de la frecuencia de muestreo y la resolución del ADC, las velocidades de datos de salida, los requisitos de potencia del diseño del sistema, etc. En este artículo, se analizarán las especificaciones eléctricas de cada tipo de salida y lo que hace que cada tipo sea adecuado para su aplicación particular. Estos diferentes tipos de productos se compararán en términos de implementación física, eficiencia y las aplicaciones más adecuadas para cada tipo.

Controladores de salida digital CMOS

En ADC con frecuencias de muestreo por debajo de 200 MSPS, es común encontrar que las salidas digitales son CMOS. Un controlador CMOS típico consta de dos transistores, uno NMOS y otro PMOS, conectados entre la fuente de alimentación (V_{ni una palabra}) y establecido, como se muestra en la Figura 1a. Esta estructura da como resultado una inversión en la salida, por lo que, alternativamente, se puede usar la estructura consecutiva de la Figura 1b para evitar la inversión en la salida. La entrada del controlador de salida CMOS es de alta impedancia y la salida es de baja impedancia. En la entrada del controlador, la impedancia de puerta de ambos transistores CMOS es relativamente alta ya que la puerta está aislada de cualquier material conductor por el óxido de la puerta. Las impedancias de entrada pueden variar de kΩ a MΩ. A la salida del controlador, la impedancia es controlada por la corriente de drenaje, I_D, que suele ser pequeño. En este caso, la impedancia es generalmente inferior a unos cientos de ohmios. Los niveles de voltaje para CMOS oscilan alrededor de V_{ni una palabra} tierra por lo que puede ser bastante grande dependiendo del tamaño de V_{ni una palabra}.

Dado que la impedancia de entrada es alta y la impedancia de salida relativamente baja, una ventaja de CMOS es que, por lo general, una sola salida puede controlar varias entradas CMOS. Otra ventaja de CMOS es la baja corriente estática. La única vez que hay un flujo de corriente significativo es durante un evento de conmutación en el controlador CMOS. Cuando el conductor está en un estado bajo, tirado a tierra, o en un estado alto, tirado a V_{ni una palabra}, no hay mucha corriente en el conductor. Sin embargo, cuando el controlador pasa de un estado bajo a un estado alto o de un estado alto a un estado bajo, hay una trayectoria momentánea de baja resistencia de V_{ni una palabra} en el piso. Esta corriente transitoria es una de las razones principales por las que se utilizan otras tecnologías para los controladores de salida cuando la velocidad del convertidor supera los 200 MSPS.

También se requiere un controlador CMOS para cada bit del convertidor. Si un convertidor tiene 14 bits, se necesitan 14 controladores de salida CMOS para transmitir esos bits. Por lo general, se coloca más de un convertidor en un solo gabinete, y es común hasta ocho convertidores en un gabinete. Cuando se usa la tecnología CMOS, esto podría significar que se requieren hasta 112 pines de salida para una sola salida de datos. Esto no solo sería prohibitivo desde el punto de vista del empaque, sino que también tendría un alto consumo de energía y aumentaría la complejidad de la configuración de la placa. Para combatir estos problemas, se introdujo una interfaz que utiliza LVDS.

Drivers para salida digital LVDS

LVDS ofrece varias ventajas interesantes sobre la tecnología CMOS. Trabaja con una señal de baja tensión, en torno a los 350 mV, y es diferencial y no unilateral. La oscilación de voltaje más baja tiene un tiempo de conmutación más rápido y reduce los problemas de EMI. En virtud de ser diferencial, también tiene la ventaja del rechazo de modo común. Esto significa que el ruido asociado a la señal es común a ambas rutas de la señal y el receptor diferencial lo cancela en gran medida. Las barreras en LVDS deben controlarse más estrictamente. En LVDS, la resistencia de carga debe ser de alrededor de 100 Ω y generalmente se logra mediante una resistencia de devanado paralelo en el receptor LVDS. Además, las señales LVDS deben transportarse utilizando líneas de transmisión controladas por impedancia. La impedancia desequilibrada requerida es de 50 Ω y la impedancia diferencial se mantiene en 100 Ω. La Figura 2 muestra un controlador de salida LVDS típico.

Como se muestra en la topología del controlador de salida LVDS en la Figura 2, la operación del circuito da como resultado una corriente de carga constante constante en las fuentes de alimentación de salida. Esto evita los picos de corriente que aparecerían en un controlador de salida CMOS típico cuando cambia el estado lógico de la salida. La fuente/sumidero de corriente nominal en el circuito se establece en 3,5 mA, lo que se traduce en una oscilación de voltaje de salida típica de 350 mV con una resistencia de terminación de 100 Ω. El nivel de modo común del circuito generalmente se establece en 1,2 V, que es compatible con voltajes de suministro de 3,3 V, 2,5 V y 1,8 V.

Se han escrito dos estándares para definir la interfaz LVDS. La más utilizada es la especificación ANSI/TIA/EIA-644 titulada “Características eléctricas de los circuitos de interfaz de señalización diferencial de bajo voltaje (LVDS). El otro es IEEE 1596.3 denominado “Estándar IEEE para señalización diferencial de bajo voltaje (LVDS) para interfaz coherente escalable (SCI)”.

LVDS requiere una cuidadosa atención al diseño físico del enrutamiento de la señal, pero ofrece muchas ventajas para los convertidores cuando se muestrean a velocidades de 200 MSPS o más. La corriente constante del controlador LVDS permite controlar muchas salidas sin la gran cantidad de corriente consumida por CMOS. Además, LVDS se puede ejecutar en modo DDR (velocidad de datos doble), donde se pueden enviar dos bits de datos a través del mismo controlador de salida LVDS. Esto reduce a la mitad el número de pines necesarios en comparación con CMOS. Además, se reduce la cantidad de energía consumida para el mismo número de salidas de datos. LVDS tiene muchas ventajas sobre CMOS para la salida de datos de los convertidores, pero en última instancia tiene sus limitaciones al igual que CMOS. A medida que aumenta la resolución del convertidor, se vuelve más difícil para el diseño de PCB administrar la cantidad de salidas de datos requeridas por la interfaz LVDS. Además, las tasas de muestreo de los convertidores empujan las tasas de datos requeridas de la interfaz más allá de las capacidades de LVDS.

Controladores de salida CML

La última tendencia en interfaces de salida digital para convertidores es utilizar una interfaz serial que utilice controladores de salida de lógica de modo actual (CML). Por lo general, los convertidores con resoluciones más altas (≥14 bits), velocidades más altas (≥200 MSPS) y el deseo de paquetes más pequeños con menos energía usan este tipo de controladores. El controlador de salida CML se utiliza en las interfaces JESD204 utilizadas en los convertidores más recientes. Mediante el uso de controladores CML con interfaces seriales JESD204, las velocidades de datos en las salidas del convertidor pueden ser de hasta 12 Gbit/s (con la revisión actual de la especificación JESD204B). Además, la cantidad de pines de salida requeridos se reduce considerablemente. Ya no es necesario transportar una señal de reloj separada, ya que el reloj está integrado en el flujo de datos codificados 8b/10b. El número de pines de salida de datos también se reduce, requiriendo al menos dos. A medida que aumentan la resolución, la velocidad y la cantidad de canales del convertidor, la cantidad de pines de salida de datos se puede escalar para cumplir con la mayor cantidad de rendimiento requerido. Sin embargo, dado que la interfaz utilizada con los controladores CML suele ser serial, el número está aumentando Los pines requeridos son mucho más bajos que los de CMOS o LVDS (los datos transmitidos en CMOS o LVDS son paralelos, lo que requiere una cantidad mucho mayor de pines).

Dado que los controladores CML se utilizan en interfaces de datos en serie, la cantidad de pines necesarios es mucho menor. La Figura 3 muestra un controlador CML típico utilizado para convertidores con JESD204 o salidas de datos similares. La figura generaliza una arquitectura de controlador CML típica. Muestra la resistencia de devanado de fuente opcional y el voltaje de modo común. Interruptores de control de entrada de circuito en las fuentes de corriente que controlan el valor lógico apropiado en las dos terminales de salida.

El controlador CML es similar al controlador LVDS en que opera en modo de corriente constante. Esto también le da al controlador CML una ventaja en términos de consumo de energía. El funcionamiento en modo de corriente constante requiere menos pines de salida y reduce el consumo total de energía. Al igual que con LVDS, se requiere terminación de carga, así como líneas de transmisión controladas por impedancia con una impedancia de un solo extremo de 50 Ω y una impedancia diferencial de 100 Ω. El propio controlador también puede tener terminaciones, como se muestra en la Figura 3, para ayudar con cualquier reflejo de señal debido a la sensibilidad a estas señales de gran ancho de banda. En los convertidores que utilizan el estándar JESD204, existen diferentes especificaciones para los niveles de voltaje de modo diferencial y común según la velocidad de operación. Al operar a velocidades de hasta 6,375 Gbps, el nivel de voltaje diferencial nominal es de 800 mV y el modo común es de aproximadamente 1,0 V. Cuando se opera a velocidades superiores a 6,375 Gbps, pero inferiores a 12,5 Gbps, el nivel de voltaje diferencial especificado es de 400 mV y el nivel común . El modo es alrededor de 1,0 V de nuevo. A medida que aumentan la velocidad y la resolución del convertidor, las salidas CML parecen ser el tipo de controlador necesario para proporcionar las velocidades necesarias para mantenerse al día con las demandas tecnológicas impuestas a los convertidores para sus diversas aplicaciones.

Sincronización digital: aspectos a tener en cuenta

Cada uno de los tipos de controladores de salida digital tiene relaciones de temporización que deben monitorearse de cerca. Dado que CMOS y LVDS tienen múltiples salidas de datos, se deben considerar las rutas de enrutamiento de señales para minimizar el sesgo. Si hay demasiada diferencia, no se puede lograr la sincronización correcta en el receptor. Además, hay una señal de reloj que debe enrutarse y alinearse con las salidas de datos. Se debe prestar especial atención a las rutas de enrutamiento entre la salida del reloj, así como las salidas de datos, para garantizar que el desplazamiento no sea demasiado grande.

En el caso de CML en la interfaz JESD204, también se deben tener en cuenta las rutas de enrutamiento entre las salidas digitales. Hay mucho menos salida de datos para manejar, por lo que esta tarea se vuelve más fácil pero no se puede descuidar por completo. En este caso, no debe preocuparse por el retraso entre las salidas de datos y la salida del reloj, ya que el reloj está integrado en los datos. Sin embargo, se debe prestar especial atención a los circuitos de reloj y recuperación de datos (CDR) adecuados en el receptor.

Además del sesgo, también se deben considerar los tiempos de establecimiento y retención con CMOS y LVDS. Las salidas de datos deben llevarse a su estado lógico apropiado un tiempo suficiente antes de la transición del borde del reloj y deben mantenerse en ese estado lógico durante un tiempo suficiente después de la transición del borde del reloj. El retraso entre las salidas de datos y las salidas de reloj puede interferir con esto, por lo que es importante mantener buenas relaciones de temporización. LVDS tiene una ventaja sobre CMOS debido a las oscilaciones de señal más bajas y la señalización diferencial. El controlador de salida LVDS no tiene que conducir una señal tan grande a muchas salidas diferentes y no extrae una gran cantidad de corriente del suministro cuando cambia los estados lógicos como lo haría el controlador CMOS. Esto hace que sea menos probable que haya un problema que cambiaría el estado lógico. Si muchos controladores CMOS estuvieran cambiando simultáneamente, el voltaje de suministro podría reducirse y presentar problemas para conducir los valores lógicos correctos al receptor. Los controladores LVDS mantendrían un nivel constante de corriente para que este problema en particular no ocurra. Además, los controladores LVDS son inherentemente más inmunes al ruido de modo común debido a su uso de señalización diferencial. Los controladores CML tienen ventajas similares a las de LVDS. Estos controladores también tienen un nivel de corriente constante, pero a diferencia de LVDS, se necesitan menos números debido a la serialización de datos. Además, los controladores CML proporcionan inmunidad al ruido de modo común, ya que también utilizan señalización diferencial.

A medida que la tecnología de convertidores ha avanzado con mayores velocidades y resoluciones, los controladores de salida digital se han adaptado y evolucionado para cumplir con los requisitos necesarios para transmitir datos. Las salidas CML se están volviendo más comunes a medida que las interfaces de salida digital del convertidor hacen la transición a la transmisión de datos en serie. Sin embargo, las salidas digitales CMOS y LVDS todavía se utilizan en los diseños actuales. Hay aplicaciones en las que todos los tipos de salidas digitales se adaptan mejor y son más lógicas de usar. Cada tipo de salida tiene desafíos y consideraciones de diseño, y cada tipo de salida tiene ventajas. Para convertidores con frecuencias de muestreo por debajo de 200 MSPS, CMOS sigue siendo una tecnología apropiada para usar. A medida que las frecuencias de muestreo aumentan por encima de 200 MSPS, LVDS se convierte en una opción más viable en muchas aplicaciones en comparación con CMOS. Para aumentar aún más la eficiencia y reducir la energía y el tamaño del paquete, los controladores CML se pueden usar con una interfaz de datos en serie como JESD204.

graneros

Estándar JEDEC JESD204 (abril de 2006). Asociación de Tecnología de Estado Sólido JEDEC.

Estándar JEDEC JESD204A (abril de 2008). Asociación de Tecnología de Estado Sólido JEDEC.

Estándar JEDEC JESD204B (julio de 2011). Asociación de Tecnología de Estado Sólido JEDEC.