El DSP mejorado integrado en los circuitos integrados DAC/ADC mejora los sistemas multicanal de banda ancha

Introducción

Durante las últimas décadas, ha habido un aumento constante en la cantidad de canales y el ancho de banda de los sistemas inalámbricos. Los factores determinantes de estos modernos sistemas de telecomunicaciones, radares e instrumentación son su rendimiento de datos y los requisitos generales de rendimiento del sistema. Sin embargo, estos requisitos también han aumentado las envolventes de energía y la complejidad del sistema, lo que hace que la densidad de energía y la funcionalidad a nivel de componente sean más importantes.

Para ayudar a combatir algunas de estas limitaciones, la industria de los semiconductores ha integrado más canales en la misma huella de silicio, lo que reduce los requisitos de potencia por canal. Además, las empresas de semiconductores están integrando características más complejas con interfaces digitales que facilitan el diseño de hardware fuera del chip que históricamente se realizaba en un circuito integrado específico de la aplicación (ASIC) o una matriz de puertas programables en campo (FPGA). Estas funciones pueden variar desde componentes genéricos como filtros, convertidores reductores u osciladores controlados digitalmente (NCO) hasta operaciones más complejas y específicas de la aplicación.

Los problemas de aireación y calibración de la señal se consideran solo cuando se desarrollan sistemas de alto número de canales. Esta arquitectura puede requerir filtros únicos u otros bloques de procesamiento de señales digitales (DSP) por canal, lo que hace que el paso a un DSP mejorado sea más importante para ahorrar energía.

Este documento presenta resultados experimentales utilizando una transmisión de 16 canales y una subred de recepción de 16 canales donde cada canal de transmisión y recepción se calibra utilizando bloques DSP cableados en el circuito integrado (IC) del digitalizador. El sistema multicanal resultante ofrece mejoras de rendimiento en tamaño, peso y potencia con respecto a otras arquitecturas. Al comparar FPGA y la utilización de recursos del sistema, queda claro que los bloques reforzados de DSP resuelven desafíos importantes para los diseñadores de plataformas multicanal.

Bloques de procesamiento de señales digitales

Las señales del mundo real, ya sea que se utilicen para síntesis o recepción, requieren una cierta cantidad de análisis o procesamiento para lograr el rendimiento deseado para cualquier aplicación. Un método común para compensar la caída o la planitud en la amplitud de una cadena de señal es usar filtros de compensación. La Figura 1 es un ejemplo de un filtro de compensación de ganancia y planitud diseñado y utilizado para corregir imperfecciones en una banda de frecuencia específica, lo que da como resultado una mejor respuesta para las aplicaciones posteriores.

En el caso de sistemas multicanal, este procesamiento debería permitir un control independiente por canal para aislar el rendimiento de cada canal del otro. Por lo tanto, en este sistema se utilizan bloques DSP separados para lograr la alineación de fase y amplitud del canal y lograr una ganancia equilibrada en el ancho de banda de interés. Dado que cada canal y sistema es único, el DSP debe ajustarse específicamente para esa configuración, entorno y lote de hardware.

Bloques convertidores digitales arriba/abajo

Los resultados de este documento hacen un uso extensivo de bloques DSP de conversión ascendente digital (DUC) colocados y bloques DSP de conversión descendente digital (DDC) en DAC y ADC monolíticos. En la Figura 2 se muestra un ejemplo de un diagrama de bloques DUC y DDC que muestra el interior de estas rutas de datos de uso frecuente. Estos bloques DUC y DDC pueden tener muchos propósitos útiles:

• Interpolar (DUC) y restar (DDC) la tasa de muestreo del convertidor con respecto a la tasa de datos de la interfaz digital.
• Cambie la frecuencia de los datos DAC a sintetizar (DUC) y los datos ADC digitalizados (DDC).
• El canal de datos digitales transmitidos a través de la interfaz al Procesador de banda base (BBP).
• Habilite la ganancia digital para cada canal para generar valores de código más cercanos al valor de escala completa del sistema.
• Permita la inyección de tonos digitales simples para facilitar la configuración del sistema sin necesidad de enlaces de datos digitales.
• Alinear las fases de cada canal con respecto a una referencia común.

A menudo se requiere que la tasa de datos digitales descargados hacia o desde un convertidor sea diferente a la tasa de muestreo del convertidor para ahorrar energía del sistema y mejorar la flexibilidad general del sistema. Por lo tanto, a menudo se implementan bloques convertidores ascendentes y descendentes digitales. Los bloques DUC permiten que los datos de forma de onda se transmitan desde BBP a una velocidad más baja que la frecuencia de muestreo del DAC y, por lo tanto, el DAC puede sintetizar los datos de forma de onda interpolados a esta velocidad más alta, como se muestra en el subbloque de interpolación en la parte superior. de la Figura 2. De manera similar, los bloques DDC permiten que la entrada recibida se digitalice a una tasa de muestreo de ADC más alta antes de la descompresión y luego se envíe al BBP a una tasa de datos más baja, como se muestra en el subbloque de descompresión al pie del Firth . 2.

Además, la traducción de frecuencia en el dominio digital a menudo se requiere para sintetizar o analizar señales analógicas de mayor frecuencia en relación con las señales enviadas a través de la interfaz digital hacia o desde el PBP. Muchos sistemas usan NCO de valores complejos en DUC y DDC para lograr esta traducción de frecuencia, como se muestra en la Figura 2. Los NCO pueden considerarse como generadores de señales digitales que pueden actuar como la señal equivalente a un oscilador local (LO), cuando se alimentan en un mezclador digital que también está en el DUC/DDC, puede aumentar la frecuencia de la forma de onda de transmisión enviada al DAC (como en el caso de un DUC) o disminuir la frecuencia de la forma de onda recibida que se envía desde el ADC (como en la CDD). caso). A menudo, cuando ocurre la traducción de frecuencia digital, la salida de estos mezcladores digitales dentro de un DDC se vuelve compleja, por lo que las señales en fase (I) y en cuadratura (Q) pueden propagarse a lo largo de un solo canal digital que finalmente se conecta solo a un ADC. Muestra de datos de valor real. De manera similar, la salida de la señal de entrada de valor complejo tiene un valor real para el mezclador digital del bloque de ganancia digital del DUC antes de estar disponible para un solo DAC que sintetiza una señal de valor real.

Además, los DUC y DDC permiten a los usuarios recibir múltiples canales digitales dentro del ancho de banda instantáneo del convertidor. Esto da como resultado que BBP pueda sintetizar y/o analizar más flujos de datos que el número de convertidores en la propia subred. El resultado es un sistema capaz de proporcionar una síntesis o un análisis de señales mejorados cuando se desean dos canales estrechamente espaciados.

Como se puede ver en la Figura 2, los bloques de ganancia digital también suelen estar presentes en los DUC y DDC. La ganancia digital se habilita proporcionando un valor de código digital estático a otra entrada de mezclador digital en el subbloque. El uso de esta característica le permite al usuario obtener valores de código más cercanos al valor de escala completa proporcionado por la cantidad de bits utilizados para la interfaz digital. De manera similar, se pueden inyectar tonos de onda continua (CW) compensada de CC en lugar de datos de banda base simplemente suministrando un valor de código continuo estático en un puerto de mezclador digital. Esto permite al usuario sintetizar fácilmente los tonos CW transmitidos a través del DAC al dominio analógico sin necesidad de establecer enlaces de datos JESD204B o JESD204C al BBP.

Además, los bloques de cambio a menudo se aplican a la salida de los NCO, como se muestra en la Figura 2. Estos cambios de fase se pueden usar para corregir anomalías de fase a canal en relación con una línea de base común en el sistema. Dado que cada DUC y DDC tiene su propio NCO, esto permite un medio para lograr la alineación de rango para cada canal en el sistema simplemente cambiando la fase NCO por una cantidad establecida para una frecuencia NCO particular. El resultado, cuando se usa junto con los algoritmos de sincronización de chips múltiples disponibles, es una relación de fase determinista entre cada canal que se puede corregir con estas compensaciones de fase NCO.¹ La figura 3 muestra los resultados experimentales en 16 capturas de datos I/Q simultáneas antes y después de la alineación de fase estricta mediante el establecimiento de los valores de compensación de fase NCO requeridos para cada ruta de datos adquiridos. Tenga en cuenta que estas correcciones digitales también corrigen la atenuación de RF y microondas ubicada en las redes directas para cada canal.

Filtros de respuesta de impulsos finitos programables

Aunque los bloques de cambio de fase ubicados en las salidas NCO se pueden usar para crear una alineación de fase en una sola frecuencia, las calibraciones de subáreas a menudo requieren una alineación de fase en toda la banda de frecuencia. Además, existe la ecualización de amplitud, en la que todos los canales tienen amplitudes nominales iguales en relación con un canal de referencia común, y la ganancia de amplitud, en la que todos los canales tienen un valor sin cambios. se desea una respuesta de amplitud versus frecuencia.

Para lograr la corrección de fase y amplitud de banda ancha, a menudo se usa otro bloque DSP. Estos bloques se denominan filtros de respuesta de impulso finito (FIR).² Un filtro FIR es un tipo de filtro digital muy utilizado en los DSP y sus coeficientes determinan la respuesta de amplitud y fase de la señal digital de entrada. Los sistemas que permiten variar estos coeficientes se denominan filtros FIR programables (pFIR) y permiten a los usuarios generar su propia respuesta de amplitud y fase para cada canal.

Realización de alineación de amplitud de canal y aplanamiento de ganancia con pFIR

En la Figura 4 se muestra un diagrama de bloques de alto nivel del sistema utilizado para demostrar la alineación de fase y amplitud de banda ancha, así como la amplificación equilibrada. Este sistema utiliza cuatro circuitos digitalizadores integrados, cada uno con cuatro canales analógicos de transmisión y cuatro de recepción. , u ocho canales de transmisión digital y ocho canales de recepción. Cuando los cuatro circuitos integrados del digitalizador se utilizan en el sistema, se logra transmitir 16 canales analógicos y 16 canales analógicos, o transmitir 32 y recibir 32 canales digitales. Los circuitos integrados de sintetizador de bucle de bloqueo de fase (PLL) se utilizan para proporcionar señales de reloj de convertidor muestreadas a cada circuito integrado digitalizador. Además, se utiliza un circuito integrado de memoria intermedia de reloj para proporcionar los relojes de referencia digitales y del sistema requeridos por los algoritmos de sincronización de chips múltiples.¹ El sistema está configurado inicialmente para operar en la banda S y establece las frecuencias NCO para que la señal analógica para cada canal de transmisión y recepción sea la misma a 2,7 GHz. La frecuencia de muestreo del DAC utilizada es de 12 GSPS y la plataforma sintetiza los canales de transmisión en el primer Nyquist. La frecuencia de muestreo del ADC es de 4 GSPS y la plataforma captura los canales recibidos en el segundo Nyquist.

Como se muestra en la Figura 5, se utiliza una tarjeta de calibración de 16 transmisores/16 receptores conectados para doblar con precisión las señales de transmisión de los canales combinados en cada canal de recepción individual para que la recepción de todos los canales se pueda capturar simultáneamente. Luego, los sintetizadores PLL del sistema se alinean usando sus propios bloques de ajuste de fase, y los canales de transmisión y recepción se alinean aproximadamente usando los bloques de cambio de fase NCO provistos en los respectivos DUC y DDC. Como resultado, el subsistema está aproximadamente alineado en fase en la frecuencia de calibración como en el gráfico que se muestra en la Figura 3, pero aún no se ha logrado la alineación de amplitud. Aunque en esta sección se usa la placa de calibración de 16 transmisiones/16 recepciones para alinear eléctricamente el sistema, se puede lograr una configuración similar en el aire usando reflectores de calibración del sistema que también ayudan con cualquier anomalía del canal para corregir el canal de la antena.

Como se muestra en la Figura 4, los filtros pFIR de 96 toques están ubicados en la salida de cada ADC, de modo que la respuesta de fase y amplitud de cada canal ADC se puede alinear entre sí en todo el rango de frecuencia de la frecuencia de muestreo completa del ADC. . Por lo tanto, esto coloca el pFIR entre los bloques ADC y DDC. Por lo tanto, la tasa de datos de la interfaz digital es diferente a la tasa de pFIR, por lo que se requiere conocer la cantidad de cambio de frecuencia y pérdida de tasa en el sistema para usar pFIR para la alineación de amplitud de canal. Dado que los datos reales se muestrean en la entrada de cada ADC para este segmento, las entradas de pFIR son invaluables. Además, el diseño del sistema se puede configurar para que la solución implementada sea un bloque pFIR por par de ADC, como se muestra en el bloque dual real en la Figura 4. Alternativamente, es posible usar una entrada I/Q compleja en dos ADC separados para permitir alineación del sistema. .

Para alinear y fusionar las amplitudes de los canales del sistema, se carga una forma de onda de chip de banda ancha en cada canal de transmisión para que todas las frecuencias estén contenidas dentro del ancho de banda I/Q del sistema. Esto permite al usuario determinar la respuesta de error de frecuencia para cada frecuencia en la tasa de datos del sistema. Después de esto, se obtiene la captura de datos básicos a la tasa de extinción de datos I/Q. Para los resultados de este artículo, se utilizan una tasa de muestreo ADC de 4 GSPS y una tasa de datos I/Q de 250 MSPS. Por lo tanto, todas las frecuencias de transmisión de NCO se establecen en 2,7 GHz y todas las frecuencias de recepción de NCO se establecen en 1,3 GHz debido al alias de frecuencia del segundo Nyquist al primer Nyquist. Los datos básicos se capturan usando MATLAB^® interfaz del sistema, y ​​las respuestas de error de amplitud y fase se calculan para cada canal con respecto a la ganancia balanceada Rx0 para que el valor máximo obtenido para cada canal de recepción sea la entrada recibida ideal en toda la banda I/Q. La figura 6 muestra la respuesta de error de fase y amplitud de cuatro de los 16 modos de recepción del sistema. Observe en el lado izquierdo de la Figura 6 que los cambios de fase de NCO tienden a corregir principalmente los errores de fase de cada canal de recepción pero, como se puede ver a la derecha de la Figura 6, los errores de amplitud permanecen en el sistema. El resto de los 12 canales que reciben tienen respuestas de error similares. Tenga en cuenta también que no solo las amplitudes recibidas no son iguales a Rx0, sino que también hay una planitud de amplitud baja sin utilizar técnicas de calibración adicionales. Estas anomalías se introducen deliberadamente mediante filtros analógicos en las redes frontales del ADC, de modo que se pueda demostrar la suavidad y la ecualización de amplitud.

Por lo tanto, para mejorar la alineación de la amplitud y la planitud de la amplitud, se diseñan pFIR de fase y tamaño arbitrario de valor real de 96 derivaciones en función de la respuesta de error de valor complejo de cada canal con respecto a la ganancia plana Rx0. Debe ser Tenga cuidado de que el algoritmo de diseño pFIR le dé más peso a la respuesta de error en la banda I/Q más estrecha de interés. Sin embargo, el diseño pFIR completo cubre el área más amplia de un ADC de Nyquist de tasa completa, y las regiones fuera de la subbanda de 250 MHz se ven obligadas a tener una respuesta de ancho de banda unitario. Por lo tanto, para esta sección, una subbanda de 250 MHz centrada en la frecuencia de recepción NCO (1,3 GHz) es más pesada para el diseño pFIR que el resto de la región de Nyquist. Estos pFIR están diseñados utilizando las funciones de diseño de filtro en DSP System Toolbox en MATLAB, pero también se pueden usar algoritmos similares en circuitos digitales reforzados para sistemas de campo. La Figura 7 muestra los filtros pFIR de 96 derivaciones diseñados para dos de los 16 canales de recepción utilizados en el ejemplo de este artículo. El diseño de pFIR para los otros 14 canales del receptor es similar. La figura 8 muestra la respuesta de fase y amplitud pFIR diseñada en toda la zona de Nyquist para los 16 canales recibidos del subrango.

Es importante tener en cuenta que los algoritmos de diseño pFIR generalmente se diseñan en un espacio de coeficientes de valor constante entre cero y un valor. Sin embargo, el hardware requiere que estos coeficientes evaluados continuamente se cuantifiquen y compriman en un cierto ancho de bit disponible en el sistema. Este sistema utiliza un ancho de bits variable para el espacio de coeficientes pFIR, de modo que algunos coeficientes son de 16 bits, algunos son de 12 bits y otros son solo de 6 bits. Además, los coeficientes de 12 bits deben ubicarse junto a los coeficientes de 16 bits. Como se puede ver en los valores de los coeficientes en la Figura 7, los coeficientes de mayor valor solo necesitan 16 bits, mientras que los coeficientes de menor valor solo necesitan 6 bits. Sin embargo, cada vez que se cuantifican los coeficientes de un filtro ideal, se introduce un error de cuantificación, y este artículo se ocupa de minimizar este error de cuantificación para que los coeficientes diseñados aún encajen en el espacio de coeficientes disponible.

Una vez cuantificados, los coeficientes pFIR se cargan en cada canal utilizando las funciones de la interfaz de programación de aplicaciones (API) provistas con el CI digitalizador. Esta sección utiliza la comunicación de interfaz de periféricos en serie (SPI) a través de la API para cambiar los coeficientes de cada canal. Sin embargo, las señales de entrada/salida general dedicadas (GPIO) también se pueden usar para cambiar más rápido entre diferentes bancos de coeficientes si es necesario.

Finalmente, se obtiene una captura de datos posterior al activar los pFIR para analizar la efectividad del diseño de pFIR. La parte superior de la Figura 9 muestra los resultados antes de activar los pFIR. Tenga en cuenta que antes de los pasos de ecualización de amplitud, los 16 canales recibidos tienen diferentes amplitudes y fases en las frecuencias de interés. También tenga en cuenta que ocho canales de recepción tienen respuestas de planitud de amplitud diferentes a las de los otros ocho. Sin embargo, después de diseñar y activar los pFIR para cada canal de recepción, como se puede ver en la parte inferior de la Figura 9, la amplitud de todos los canales de recepción se ecualiza nominalmente, la amplitud se expande y la fase se alinea con el ancho de banda I/Q. Se pueden lograr mejoras adicionales en la ecualización de amplitud y fase con diseños pFIR más refinados, pero eso está más allá del alcance de este artículo.

Digitalización del consumo de recursos elementales vs. Consumo de recursos FPGA

Como se señaló, los pFIR mejorados con chip se encuentran en la ruta de datos del ADC antes de las etapas de agotamiento. Estos pFIR brindan a los usuarios una flexibilidad de aplicación significativa, como se muestra, pero los pFIR también permiten a los desarrolladores reducir significativamente los recursos de FPGA debido a la descarga de la funcionalidad al propio IC del digitalizador. La pregunta obvia es: ¿por qué se utilizan pFIR endurecidos en el IC de digitalización en lugar de en la estructura del lenguaje de descripción de hardware (HDL) en un FPGA? Esto se puede responder en varias partes: reducción de recursos, complejidad del diseño y consumo de energía.

La reducción de recursos es un tema importante, independientemente del área de intervención. En el caso del IC digitalizado, los bloques pFIR reforzados ya están creados e instalados. En FPGA, se puede construir un filtro FIR a partir de chips DSP que contienen componentes de matriz FPGA específicos para aplicaciones DSP. Los segmentos de FPGA DSP son diferentes de las puertas lógicas tradicionales, como los flip-flops, y se cuentan por separado en el uso de recursos de FPGA. Para determinar si los pFIR deben usarse en el IC de digitalización o en la FPGA, la utilización de la FPGA es fundamental, especialmente el porcentaje de utilización de los chips DSP. A modo de comparación, hay un Virtex XCVU9P en la plataforma VCU118 seleccionada^® Ultraescala+^® Xilinx^® FPGA consta de 6840 segmentos DSP. Aunque se trata de una cantidad relativamente grande de chips DSP, también se debe considerar la cantidad de canales al decidir cuántos filtros colocar en la estructura.

Para esto, se debe conocer la frecuencia de muestreo de entrada deseada del filtro. La Tabla 1 muestra una estimación de la cantidad de recursos necesarios para sintetizar un diseño FIR en la FPGA para varios casos de uso correspondientes a posibles configuraciones de ruta de datos de IC de escaneo. Estos recuentos de recursos estimados para cada filtro provienen de Xilinx LogiCORE^™ Resumen de bloques del compilador IP de FIR 7.2. Para mostrar este resumen, se agregó un filtro a un MicroBlaze simplificado^®
diseño, que se muestra en la Figura 10, creado en Xilinx Vivado^™ Paquete de diseño 2018.2. Las tasas de 250 MSPS y 1 GSPS son casos en los que los FIR operarían con datos descomprimidos de los convertidores, mientras que el caso de 4 GSPS asume que los datos se ingresan directamente desde el convertidor sin reducción. Cada filtro FIR opera a 250 MHz para imitar la velocidad a la que operaría un filtro FIR si estuviera en la ruta de datos de banda base y contiene 96 coeficientes recargables de 16 bits.

Teniendo en cuenta el porcentaje de utilización de la FPGA XCVU9P, queda claro que se debe usar una FPGA más grande como la XCVU13P (con 12 288 chips DSP) para acomodar todos los filtros necesarios. Para 4 filtros FIR GSPS, se requieren al menos dos de los dispositivos XCVU13P para compartir la capacidad de carga de todos los filtros, lo que a su vez aumenta el costo del diseño. Por el contrario, todos los filtros necesarios para los 16 canales utilizados en la implementación reforzada de pFIR DSP descrita en secciones anteriores de este artículo están contenidos completamente dentro de los propios circuitos integrados del digitalizador para lograr un diseño de sistema menos complejo.

Otra preocupación importante con las FIR dentro de una FPGA es la complejidad del diseño asociada con la alta utilización de recursos del chip DSP. Considere cómo construir el filtro. En el silicio, el diseño del filtro se fija en un lugar en el chip, pero los coeficientes y los pesos se pueden cambiar digitalmente, lo que lo convierte en una implementación relativamente estática. En la estructura FPGA, el diseño del filtro FIR asigna estos segmentos DSP a diferentes regiones del chip. Esto significa que a medida que el filtro crece o cambia, se consume más FPGA y las conexiones de enrutamiento entre chips DSP se vuelven más difíciles. En segundo lugar, el enrutamiento del resto del diseño de la FPGA se puede cambiar ampliando el diseño del filtro FIR, lo que puede dificultar o incluso imposibilitar el enrutamiento de tiempo crítico en algunos casos.

Consumo de energía del elemento digitalizado vs. Consumo de energía FPGA

La tendencia general de la industria hacia el aumento de las tasas de muestreo del convertidor y la integración multicanal a menudo lleva a los arquitectos de sistemas a analizar el consumo de energía del sistema al implementar bloques DSP en el diseño general. Históricamente, estos bloques DSP se han implementado usando lógica programable, como se encuentra en un FPGA. Sin embargo, la implementación de bloques configurables en la FPGA a menudo puede generar un consumo general excesivo de energía del sistema.

En un esfuerzo por comparar directamente los dos sistemas, se crearon algunos diseños de referencia simples para el VCU118 a fin de determinar la diferencia relativa en la potencia consumida por el enfoque de filtro basado en FPGA en un escenario realista. Se eligió el VCU118 porque, en ese momento, tenía la mayor cantidad de DSP de todos los sistemas de evaluación suministrados y respaldados directamente por Xilinx. Basado en el VCU118, se crearon dos proyectos Vivado para cada frecuencia de muestreo de entrada FIR: uno con filtros y otro sin ellos. Para los casos de 250 MHz y 1 GHz, se incluyeron ocho filtros FIR en el diseño similar al que se muestra en la Figura 10. En el caso de 4 GHz, solo se incluyeron dos filtros FIR en el diseño debido al alto uso de recursos. Todos los filtros se controlaron con el bloque de salida Xilinx LogiCORE DDS Compiler 6.0 para garantizar que se usaran datos válidos. También fue importante señalar que el RTL se revisó después de la síntesis para verificar que los filtros permanecieran en el diseño, asegurando que no estuvieran optimizados. En el segundo plano para cada frecuencia de muestreo, se eliminaron los filtros, pero todos los demás bloques de IP permanecieron en su lugar.

Una vez implementados, se inicializaron los diseños y se realizaron mediciones de corriente para crear deltas de potencia relativa para aislar la potencia adicional requerida por los filtros. El consumo de corriente de los filtros se puede ver en la Tabla 2 en la columna de potencia medida por filtro. Luego se extrapoló el consumo de energía total de todos los filtros utilizando los datos recopilados para un número limitado de filtros en el diseño (ocho filtros para 250 MHz y 1 GHz y dos filtros para 4 GHz). Este delta fue la unidad de comparación básica utilizada para escalar a diferentes configuraciones que no se pueden implementar con el VCU118, pero el IC digitalizador sí. Los autores creen que esto es relativamente justo o podría beneficiar a la FPGA, ya que es poco probable que el consumo de energía de un sistema real se escale de forma lineal. Finalmente, los resultados se compararon con estimaciones de potencia para diferentes implementaciones de filtros generadas a partir de la herramienta Xilinx Power Estimator (XPE).³ Las estimaciones de potencia son mucho más altas que los resultados extrapolados, pero esto puede explicar el aumento no lineal de la potencia debido al mayor uso.

Para comparar el consumo de energía de los FIR en la FPGA en comparación con los pFIR potenciados en el IC del digitalizador, las medidas de los diseños de filtros simples se compararon con el consumo de corriente real del sistema multicanal, que utiliza bloques pFIR DSP potenciados en un digitalizador integrado. circuitos . Incluyendo todas las redes front-end y los circuitos de reloj, el consumo total de energía del sistema utilizando la plataforma del digitalizador IC sin los pFIR mejorados es de aproximadamente 98,40 W. aproximadamente 104,88 W. Por lo tanto, el consumo de energía delta de los pFIR amplificados utilizados en la plataforma multicanal es de aproximadamente 6,48 W en total para los 16 canales de recepción en el sistema de escaneo IC. Los pFIR endurecidos reciben datos directamente de los ADC y deben operar a la frecuencia de muestreo de ADC (4 GSPS) para esta generación actual.

Sin embargo, es algo irrazonable comparar este consumo de energía con el consumo consumido como si hubiera 16 FPGA FIR 4 GSPS, ya que el uso de recursos es extremadamente alto para una sola serie Virtex Ultrascale + FPGA. Por lo tanto, se hace una comparación entre el rendimiento de 250 FPGA FIR MSPS y 4 pFIR de amplificación GSPS, la Tabla 2 y la Figura 11 muestran que el consumo de energía del 32 FIR FPGA (16 I FIR y 16 Q FIR) es de 2.40 W. Los FPGA ejecutan 16 veces más lento que los de los bloques DSP de CI digitalizadores endurecidos, pero el FPGA sigue consumiendo 0,37 veces más energía que los CI digitalizadores endurecidos. Comparando 32 1 FIR FPGA GSPS y 4 pFIR GSPS gruesos, los FPGA FIR consumen alrededor de 7,04 W (que es un mayor consumo de energía que los pFIR gruesos) mientras funcionan 4 veces más lento que los pFIR potenciados. Comparando el 16 4 GSPS FIR FPGA con el 16 4 GSPS pFIR endurecido, el FPGA consume 2 veces más energía con esta configuración de sistema. En resumen, la Figura 11 muestra que el consumo de energía de los pFIR potenciados en el IC del digitalizador es menor que el de los filtros FIR de la FPGA correspondientes. Además, los pFIR mejorados reducen el uso de chips FPGA DSP, lo que reduce la complejidad del diseño y reduce el consumo general de energía. Al usar los filtros de velocidad más alta, abre más casos de uso de banda ancha en los que la velocidad de datos no se puede reducir a 250 filtros MSPS. pueden.

Un último factor a considerar es la escalabilidad de usar un DSP reforzado en un dispositivo como el digitalizador IC, el AD9081, en lugar de depender de los recursos de FPGA. El uso de 16 canales en muchas aplicaciones puede ser solo un pequeño subconjunto de un sistema final. Para los integradores de sistemas que aprovechan los DSP reforzados, como en el AD9081, tendrán una solución a gran escala más flexible, así como una cadena de señal mucho más simple en comparación con la expansión del procesamiento de back-end mediante la adición de recursos FPGA. Los autores consideraron principalmente sistemas con un modelo de procesamiento central, donde todos los datos deben concentrarse en un solo FPGA, para este argumento. En este caso, agregar más convertidores de datos con filtrado integrado al escalar los canales requerirá más canales SERDES, pero su administración es sencilla desde el punto de vista arquitectónico porque no se requieren más recursos de FPGA. Sin estas características mejoradas de DSP, un integrador de sistemas se vería obligado a conectar varios FPGA para tener los recursos necesarios para la misma aplicación, lo que presenta una complejidad significativa.

Conclusión

Se muestra un sistema que utiliza bloques DSP integrados en elementos de digitalización de circuitos integrados monolíticos, y el ejemplo específico muestra que estos bloques digitales pueden proporcionar la amplitud multicanal y la ecualización de fase requeridas para aplicaciones de guerra electrónica, comunicaciones satelitales, radar y matriz en fase. Un método que usa filtros pFIR digitales y cambiadores de fase DUC/DDC muestra NCO que la ecualización de banda ancha multicanal se puede lograr sin la necesidad de sintetizar estos bloques DSP en la FPGA. El sistema utilizado para esta demostración se muestra en la Figura 12 y se denomina plataforma Quad-MxFE.⁴ y está disponible para su compra en Analog Devices. Específicamente, los IC AD9081 MxFE se utilizaron como la columna vertebral del diseño de la subred. Los ejemplos de HDL, los scripts de MATLAB y la documentación del usuario están disponibles en la página wiki del producto ADQUADMXFE1EBZ (Analog Devices 2020). La tarjeta de calibración de 16 transmisiones/16 recepciones (ADQUADMXFE-CAL) también está disponible para su compra. Los mercados de instrumentación y 5G también pueden estar interesados ​​en aplicar estas técnicas a la prueba y medición de subredes o al desarrollo de estaciones base.

Referencias

¹ Michael Jones, Michael Hennrich y Peter Delos. "Fiabilidad de la fase de potencia mediante funciones de sincronización de múltiples chips en DAC y ADC de banda ancha integrados". Analog Devices, Inc., enero de 2021.

²Técnicas de diseño de señal mixta y DSP, filtros digitales. dispositivos analógicos, inc.

³Herramienta de estimación de potencia de Xilinx. Xilinx.

⁴ Peter Delos, Charles Frick y Michael Jones. "La plataforma de desarrollo de RF a bit multicanal permite la creación rápida de prototipos de arreglos en fase". Dispositivos analógicos, Inc., julio de 2020.

Guía del usuario de la plataforma prototipo Quad-MxFE. dispositivos analógicos, inc.