Dominar el enigma de la banda ancha con los ADC de muestreo de RF
Los desarrolladores de los modernos sistemas de guerra electrónica (EW) se enfrentan a múltiples retos, como el aumento del desorden espectral y la supervisión de anchos de banda más amplios con un nivel de sensibilidad de detección más alto. Además, la presión ejercida sobre los desarrolladores de sistemas para que reduzcan los tiempos de desarrollo está poniendo a prueba muchos de los modelos de desarrollo existentes, lo que da lugar a diseños de hardware y firmware personalizados para lograr niveles de rendimiento mejorados dentro de las limitaciones de tamaño, peso y potencia.
Los nuevos convertidores de alta velocidad de gigas-muestra-por-segundo (GSPS), las FPGAs de alto rendimiento y los núcleos IP de las FPGAs están cambiando el status quo, proporcionando a los diseñadores soluciones listas para usar y bloques de construcción configurables para afrontar la próxima generación de retos. Un diseño de referencia, con convertidores analógicos GSPS de Analog Devices con Altera® FPGAs y pipelined IPs, mostrará cómo los diseñadores pueden conseguir un tiempo de comercialización más rápido con soluciones avanzadas para la inteligencia electrónica y los sistemas de memoria digital de RF.
Visión general de EW
Los sistemas EW identifican y contrarrestan las amenazas electrónicas, como los radares de vigilancia y seguimiento. Los sistemas de guerra electrónica se clasifican generalmente en apoyo electrónico (ES), ataque electrónico (EA) o protección electrónica (EP).
Los sistemas ES interceptan y miden los parámetros de la señal para identificar las fuentes de la misma y realizar un análisis de las amenazas. Los sistemas EA generan señales de interferencia para neutralizar el pulso verdadero. La memoria digital de RF (DRFM) es una técnica de suplantación para engañar a los radares. Los sistemas de PE se centran en procesar y almacenar las señales entrantes para construir una base de datos de señales. Esta base de datos es una tabla de búsqueda continuamente actualizada que se utiliza para identificar los futuros sistemas de radar. Tradicionalmente, estos sistemas se han desarrollado en una plataforma analógica. Los sistemas modernos son mucho más digitales para aprovechar las capacidades de procesamiento de señales disponibles en los dispositivos lógicos programables.
La detección de amenazas de objetivos desconocidos en estos sistemas requiere un receptor que pueda operar en una amplia banda de frecuencias para identificar e iniciar contramedidas a las amenazas. Los sistemas típicos de VM pueden operar en el rango de dc a 20 GHz. Más allá de los requisitos de gran ancho de banda, los sistemas prácticos de EW requieren un alto rango dinámico, una alta sensibilidad y una caracterización precisa de los pulsos, ya que los nuevos sistemas se ven obligados a examinar los anchos de banda de interés más rápidamente con niveles más altos de sensibilidad de detección. Las situaciones más complicadas surgen cuando las señales entrantes al sistema de guerra electrónica pueden proceder de muchas fuentes, cada una de las cuales debe ser identificada y distinguida. Independientemente de las interferencias intencionadas de los adversarios, el aumento de la congestión del espectro, sobre todo debido a la rápida expansión de la infraestructura de comunicaciones, ha dificultado aún más la detección eficaz.
Los sistemas complejos con objetivos de tamaño, peso y potencia aún más bajos conllevan ciclos de desarrollo más largos. Sin embargo, las soluciones de próxima generación, listas para usar, combinadas con bloques de construcción programables, están abordando estos desafíos. Se examinarán con más detalle dos de los bloques fundamentales de cualquier sistema de guerra electrónica, el convertidor analógico-digital y el IP de canalización en tiempo real, para ilustrar cómo se abordan estos retos.
Cuello de botella del ADC en los sistemas EW
En muchos casos, la transición del ADC de alta velocidad del dominio analógico al digital es el factor limitante en los sistemas ES, EA y EP, donde el arquitecto del sistema suele enfrentarse a un dilema. Aunque reducir el coste y el tamaño del sistema suele ser la máxima prioridad, el diseñador del sistema también debe encontrar un equilibrio óptimo entre la necesidad de aumentar el ancho de banda de vigilancia instantánea para maximizar la probabilidad de interceptación, y la forma de minimizar los efectos de las señales de alta potencia en la banda que desensibilizan el sistema. Estos requisitos plantean retos en el diseño del convertidor y en el diseño del frontal que acopla el contenido de la señal al convertidor. Aunque el convertidor en sí tenga un rendimiento excelente, el frontal debe ser capaz de preservar la calidad de la señal, lo que lleva a un incesante empuje en el rendimiento y el coste hasta los límites de los ADC de alta velocidad.
La figura 1 muestra un sistema sencillo de VEM. Las principales características del sistema son un receptor de RF, que se utiliza para la conversión descendente y la selección de la banda de interés para la interrogación, los ADC utilizados para pasar los datos del dominio analógico al digital y el motor de procesamiento de señales digitales, que suele ser una FPGA configurada para detectar, determinar, analizar y gestionar el almacenamiento de las señales de interés. Los sistemas DRFM y EA también incluyen una cadena de transmisión correspondiente que utiliza un DAC de alta velocidad.
Figura 1: Cadena de señales típica de una arquitectura EW.
Históricamente, para aumentar el ancho de banda instantáneo manteniendo la linealidad requerida, era necesario utilizar varios receptores superpuestos o una arquitectura intercalada. Los receptores superpuestos digitalizan cada uno una parte del ancho de banda necesario, y el procesamiento de la señal digital se utiliza para recombinar los datos y el espectro observable de cada canal. La arquitectura entrelazada se utiliza a menudo con una calibración necesaria para minimizar las diferencias de fase, desplazamiento y ganancia entre los convertidores. Ambas opciones suelen ser caras de implementar, pero el procesamiento digital de la señal suele ser adecuado para su aplicación.
Los nuevos ADC de muestreo de RF de ADI, como el AD9625, ofrecen soluciones a la nueva generación de sistemas que proporcionan un mayor ancho de banda instantáneo pero con una mayor linealidad para mantener los niveles de sensibilidad requeridos. El AD9625 es un ADC de 12 bits y 2,5 GSPS diseñado para facilitar el rendimiento de la CA de banda ancha que ofrece una SNR/SFDR típica de banda ancha sin precedentes de 57 dB/80 dB respectivamente con una entrada de 1 GHz. Este ADC también admite la sincronización de múltiples convertidores, a menudo necesaria para la determinación del ángulo de llegada, y tiene integrados convertidores digitales descendentes (DDC) para diezmar y observar una parte más pequeña del espectro de frecuencias en la salida.
El AD9625 es capaz de ofrecer un ancho de banda analógico de pequeña señal superior a 3 GHz, y ofrece al diseñador del sistema una gran flexibilidad de colocación de FI. Con opciones de muestreo de primera y segunda Nyquist y más de 1 GHz de ancho de banda utilizable, el diseñador puede maximizar las arquitecturas de los receptores frontales para lograr un equilibrio óptimo entre el filtrado y la complejidad del sistema.
ADI ofrece dispositivos que soportan tanto las interfaces paralelas como las seriales, incluyendo el estándar JESD204B. Esto es importante para soportar la alta velocidad de datos y los requisitos de baja latencia en muchos sistemas EW.
Para facilitar la creación rápida de prototipos y el desarrollo de sistemas, el AD9625 se suministra como una plataforma de tarjeta mezzanine VITA 42/FPGA (FMC) (véase la figura 2). Esta plataforma proporciona diseños de referencia sobre cómo optimizar el acondicionamiento de la señal delante del ADC para maximizar el rendimiento, y garantiza que las interfaces de procesamiento de datos entre el ADC y las unidades de procesamiento tengan un ancho de banda suficiente para soportar los datos en tiempo real y a pleno rendimiento del convertidor mientras se utiliza una arquitectura CoTs. El resultado es una arquitectura eficiente que incorpora una solución ADC COTS de 2,5 GSPS que proporciona una tubería de alta velocidad con un espacio mínimo.
Figura 2: Tarjeta AD9625, 2500 MSPS, 12 bits FMC con soporte de sincronización. (PN: AD-FMCADC2-EBZ)
Visión general del canalizador
A pesar de las características especiales de las señales en los sistemas EA, ES y EP, un componente común es el receptor digital canalizado, o canalizador. El canalizador divide un amplio ancho de banda en varias bandas más pequeñas para separar las señales de interés del ruido y las interferencias, de modo que las señales de baja relación señal-ruido y sensibles al tiempo puedan detectarse con fiabilidad en los distintos subcanales. La mayoría de los receptores digitales canalizados están compuestos por un banco de filtros y una Transformada Rápida de Fourier (FFT).
Como ingeniero de diseño, uno de los retos es que cada nuevo diseño o actualización del EW suele requerir el desarrollo de un canalizador más complejo. Esto se debe a que los nuevos diseños suelen dar lugar a las actualizaciones de hardware necesarias, que permiten obtener convertidores más rápidos y un mayor rendimiento de procesamiento, lo que es esencial para hacer frente a las amenazas globales en constante cambio. Para acelerar el desarrollo de los canalizadores y reducir el coste de la investigación y el desarrollo internos (IRAD), Altera ha desarrollado un núcleo IP de FFT de supervelocidad de muestreo y un núcleo IP de filtro FIR capaz de procesar entradas de convertidor multi-GSPS. Estos núcleos IP optimizarán una solución por ti basándose en un amplio conjunto de parámetros de entrada, como se muestra en la Figura 3.
Figura 3. Configuración de la FFT de supervelocidad de muestreo de Altera.
La figura 4 describe el papel del canalizador en el diagrama de bloques de un sistema general de guerra electrónica, en el que la señal de radiofrecuencia (RF) de banda ancha entrante digitalizada se convierte a la baja y se digitaliza antes de introducirla en el receptor canalizado. La detección y estimación de la señal se realiza en las salidas individuales del canal para discernir las amenazas de las señales neutrales y amigas. Una vez identificadas las amenazas y basándose en los datos, algunos sistemas de guerra electrónica las contrarrestan mediante interferencias. En este proceso, el receptor puede producir varias señales de interferencia. Estas señales de interferencia pueden aparecer como ruido blanco con muescas o señales de reflexión falsas regeneradas, es decir, DRFM, para el transmisor hostil. La señal interferente pasa a través del canalizador inverso, cuya función es reconstruir una señal de reflexión de banda ancha. La señal de reflexión se retransmite tras la conversión ascendente al transmisor hostil.
Figura 4: Diagrama de bloques general de un sistema de guerra electrónica.
Demostración de hardware
Este proyecto demuestra la interfaz del ADC y la función del canalizador. Un generador de señales produce un tono sinusoidal como entrada al AD9625. La salida del ADC AD9625 se conecta al kit de desarrollo del SoC Arria-V mediante la interfaz FMC estándar del sector. La norma JESD204B define las velocidades de transmisión de datos a los dispositivos lógicos en varias configuraciones de canales. La interfaz JESD204B de esta demostración está configurada para utilizar el modo de transceptor de 8 vías, como se muestra en la Figura 5A y la Figura 5B.
Figura 5A. El AD9625 conecta el Altera Arria V a través de la interfaz JESD204B.
Figura 5B. Entrada JESD204B al canalizador y a la tarjeta de memoria Avalon para el sistema Altera in-the-loop.
Las muestras recibidas en la interfaz JESD204B se introducen en el canalizador IP, que está configurado para recibir 16 muestras simultáneamente mediante 16 cables de entrada (parámetro M en la Figura 4). Según el número de puntos de la FFT, una trama completa de la FFT se divide en varias franjas horarias. Por ejemplo, una FFT de 1024 puntos requiere 1024/16 = 64 intervalos de tiempo para completarse. Los coeficientes del banco de filtros y los pasos de procesamiento de la FFT cambian automáticamente según la franja horaria.
El Channelizer IP se desarrolló con el DSP builder advanced (DSPBA), que es una herramienta de flujo de diseño basada en modelos de Altera. Permite a los ingenieros de procesamiento de señales diseñar, evaluar y verificar sus algoritmos en el entorno MATLAB/Simulink. Una vez que el algoritmo es óptimo, DSPBA genera un código que puede desplegarse en las FPGAs Altera.
La salida del pipeline se almacena en la memoria del chip y se verifica con la herramienta de sistema en bucle (SIL) de Altera. El SIL utiliza una API de MATLAB para activar los registros en el chip e iniciar el registro para la visualización de datos. Una vez activado, se realiza una única iteración de procesamiento FFT y los datos resultantes se almacenan en la SRAM del chip. La API de MATLAB extrae los datos de la SRAM a un host de MATLAB a través de la tarjeta de memoria Altera Avalon. Una vez descargadas en MATLAB, las muestras se trazan en la pantalla.
La integración de IP se hace en Qsys. Qsys es una herramienta de integración de Altera, que puede acelerar considerablemente el proceso de desarrollo al proporcionar un marco de integración. Permite la reutilización jerárquica de las IP y la infraestructura de interconexión mediante una interfaz gráfica de usuario.
Se crea un proyecto Qsys para integrar el IP canalizador y el IP JESD204B. Además de la integración del canalizador IP, el proyecto incluye la funcionalidad de control para soportar la interfaz de configuración SPI del ADC.
El canalizador puede cambiarse fácilmente a diferentes tamaños de FFT mediante un script de configuración de MATLAB. Esta flexibilidad garantiza una futura vía de actualización y la posible reutilización del diseño en diferentes configuraciones del sistema. Como ejemplo, la figura 6 muestra la salida de la FFT de 4096 puntos del LIS.
Figura 6. Un ejemplo de la visualización SIL de la salida de un canalizador 4k-FFT
Conclusión
Los convertidores de alta velocidad de nueva generación ofrecen soluciones para proporcionar un mayor ancho de banda instantáneo sin comprometer la sensibilidad del sistema, y proporcionan más flexibilidad en la planificación de frecuencias o alivian la mezcla descendente en la banda del front-end de RF. Sin embargo, el análisis de los datos del ancho de banda en el rango de 1 GHz puede plantear problemas para el diseño de sistemas de alto rendimiento.
Para resolver este problema, se pueden utilizar canalizadores para analizar estos amplios anchos de banda manteniendo un alto rendimiento. Estos nuevos ADC de RF GSPS, junto con los nuevos núcleos IP de canalizadores configurables, ofrecen a los diseñadores de sistemas de la próxima generación una solución más rápida para el entorno de la guerra electrónica, en constante cambio.
Referencias
"Diseños de referencia militares de Altera" Altera canalizador.pdf.
"Guía del usuario del paquete de verificación IP de Avalon" Altera canalizador.pdf.
JEDEC. "Estándar JESD204B"
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