Diseñar interfaces digitales fiables para los ADCs SAR

Introducción

Los convertidores analógico-digitales de aproximación sucesiva, llamados ADCs SAR por su registro de aproximación sucesiva, son populares para aplicaciones que requieren una resolución de 18 bits a un máximo de 5 MSPS. Entre sus ventajas se encuentran el pequeño tamaño, el bajo consumo de energía, la ausencia de retardo en las tuberías y la facilidad de uso.

Un procesador anfitrión puede acceder o controlar el ADC a través de una variedad de interfaces serie y paralelas como SPI, I²C, y LVDS. Este artículo trata de las técnicas para diseñar interfaces digitales integradas fiables, incluyendo el nivel y la secuencia de alimentación digital, el estado de las E/S en el encendido, la temporización de la interfaz, la calidad de la señal y los errores causados por la actividad digital.

Nivel de potencia y secuencia de las E/S digitales

La mayoría de los SAR CAN proporcionan una entrada de alimentación de E/S digital independiente, V_IO o V_CONDUCCIÓNeste pin determina la tensión de funcionamiento y la compatibilidad lógica de la interfaz. Este pin debe estar a la misma tensión que la alimentación de la interfaz del host (MCU, DSP o FPGA). Las entradas digitales deben estar generalmente entre DGND - 0,3 V y V_IO+ 0,3 V para no violar los valores máximos absolutos. Los condensadores de desacoplamiento con trazos cortos deben conectarse entre la V_IO y DGND.

Los ADC que funcionan con varias fuentes de alimentación pueden tener secuencias de encendido bien definidas. Nota de aplicación AN-932, Secuencia de encendidoproporciona una buena referencia para el diseño de la fuente de alimentación de estos convertidores analógicos. Para evitar la polarización hacia delante de los diodos ESD y el encendido del núcleo digital en un estado desconocido, enciende la alimentación de E/S antes de los circuitos de interfaz. Las fuentes de alimentación analógicas suelen alimentarse antes que la fuente de alimentación de E/S, pero no es el caso de todos los ADC. Lee y sigue la hoja de datos para asegurar la secuencia correcta.

Estado de las E/S digitales durante el encendido

Para una correcta inicialización, algunos ADCs de SAR requieren determinados estados o secuencias lógicas para las funciones digitales, como el reinicio, la espera o el apagado. Una vez que todas las fuentes de alimentación son estables, se aplica el impulso o la combinación especificada para garantizar que el ADC se inicie en el estado esperado. Por ejemplo, se requiere un pulso alto en RESET, que dure al menos 50 ns, para configurar el AD7606 para un funcionamiento normal tras el encendido.

Ninguna patilla digital debe conmutar hasta que todas las fuentes de alimentación se hayan establecido completamente. En los ADCs SAR, el pin de inicio de la conversión, CNVST, puede ser sensible al ruido. La figura 1 muestra un ejemplo en el que el cPLD anfitrión pone CNVST en alto mientras AVCC, DVCC y V_CONDUCCIÓN siguen aumentando. Esto podría poner al AD7367 en un estado desconocido, por lo que el anfitrión debe mantener CNVST bajo hasta que las fuentes de alimentación estén completamente establecidas.

Temporización de la interfaz digital

Una vez completada la conversión, el host puede leer los datos a través de una interfaz serie o paralela. Para leer los datos correctamente, sigue una estrategia de temporización específica, como el modo que hay que utilizar para el bus SPI. No infrinjas las especificaciones de temporización de la interfaz digital, en particular los tiempos de preparación y retención del ADC y del host. La tasa de bits máxima está determinada por el ciclo completo, no sólo por el período de reloj mínimo especificado. La figura 2 y las siguientes ecuaciones muestran un ejemplo del cálculo del margen de temporización de fijación y retención. El host envía el reloj al ADC y lee los datos del ADC.

t_CICLO = t_JITTER + t_{CONFIGURACIÓN} + t_{PROP_DATA} + t_{PROP_CLK} + t_DRV + t_MARGEN

t_CICLO periodo del reloj = 1/f_RELOJ

t_JITTER: Plantilla del reloj

t_{CONFIGURACIÓN}tiempo de configuración del host

t_HOLDtiempo de espera del anfitrión

t_{PROP_DATA}retraso en la propagación de los datos a lo largo de la línea de transmisión desde el ADC hasta el host

t_{PROP_CLK}retraso de propagación del reloj a lo largo de la línea de transmisión desde el host hasta el ADC

t_DRVtiempo de validez de la salida de datos tras el flanco de subida/bajada del reloj

t_MARGENtiempo de margen, ≥ 0 significa que se cumple el tiempo de preparación o el tiempo de espera; < 0 significa que no se cumple el tiempo de preparación o el tiempo de espera.

El margen de configuración del anfitrión es

t_{MARGIN_SETUP} = t_CICLOmin - t_JITTER - t_{CONFIGURACIÓN} - t_{PROP_DATA} - t_{PROP_CLK} - t_DRV, _MAX

La ecuación del tiempo de asentamiento define el tiempo mínimo del periodo de reloj o la frecuencia máxima en función de los términos de retardo máximo del sistema. Debe ser ≥ 0 para cumplir las especificaciones de temporización. Aumenta el periodo (reduce la frecuencia del reloj) para manejar los retrasos excesivos del sistema. Para los búferes, desplazadores de nivel, aisladores u otros componentes adicionales en el bus, añade el retardo adicional en t_{PROP_CLK} y t_{PROP_DATA}.

Del mismo modo, el margen de mantenimiento para el anfitrión es

t_{MARGIN_HOLD} = t_{PROP_DATA} + t_{PROP_CLK} + t_DRV - t_JITTER - t_HOLD

La ecuación del tiempo de retención define los requisitos mínimos de retardo del sistema para evitar errores lógicos debidos a violaciones de la retención. Debe ser ≥ 0 para cumplir las especificaciones de retardo.

Muchos ADCs SAR de ADI con una interfaz SPI sincronizan el MSB desde el flanco descendente de CS o CNV, mientras que los demás bits de datos siguen el flanco descendente de SCLK, como se muestra en la figura 3. Al leer los datos MSB, utiliza diez en las ecuaciones en lugar de t_DRV .

Así, además de la frecuencia máxima de reloj, la velocidad máxima de funcionamiento de la interfaz digital también depende del tiempo de preparación, el tiempo de retención, el tiempo de habilitación de la salida de datos, el retardo de propagación y la fluctuación del reloj.

La figura 4 muestra un host DSP que accede al AD7980 en 3 hilos CS modo, con V_IO = 3,3 V. El DSP bloquea la señal SDO en el flanco descendente de SCLK. El DSP especifica un tiempo de asentamiento mínimo de 5 ns y un tiempo de retención mínimo de 2 ns. Para una tarjeta de PC típica de FR-4, el retardo de propagación es de unos 180 ps/in. El retardo de propagación del buffer es de 5 ns. El retardo total de propagación de CNV, SCLK y SDO es

t_puntal = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.

t_JITTER = 1 ns. El host ejecuta SCLK a 30 MHz, por lo que t_CICLO = 33 ns.

t_{SETUP_MARGIN} = 33 ns - 1 ns - 5 ns - 7 ns - 11 ns - 7 ns = 2 ns

t_{HOLD_MARGIN} =11 ns + 7 ns + 7 ns - 1 ns - 2 ns = 22 ns

Los márgenes de ajuste y retención son positivos, por lo que el SCLK SPI puede funcionar a 30 MHz.

Calidad de la señal digital

La integridad de la señal digital, que incluye tanto la temporización como la calidad de la señal, garantiza que las señales: se reciban a los niveles de tensión especificados; no se interfieran entre sí; no dañen a otros equipos; y no contaminen el espectro electromagnético. La calidad de la señal se especifica con muchos términos, como se muestra en la Figura 5. En este apartado se presentarán el sobreimpulso, el timbre, la reflexión y la diafonía.

La reflexión es el resultado de un desajuste de impedancia. Cuando una señal viaja a lo largo de una traza, la impedancia instantánea cambia en cada interfaz. Una parte de la señal se reflejará y otra continuará a lo largo de la línea. La reflexión puede producir ráfagas, subráfagas, timbres y bordes de reloj no monótonos en el receptor.

El sobreimpulso y el subimpulso pueden dañar el circuito de protección de entrada o reducir la vida útil del CI. La figura 6 muestra los valores máximos absolutos del AD7606. La tensión de entrada digital debe estar entre -0,3 V y V_CONDUCCIÓN + 0,3 V. Además, el timbre por encima de V_IL máximo o inferior a V_IH el mínimo puede provocar errores lógicos.

Para minimizar la reflexión :

• Haz que el trazado sea lo más corto posible
• Comprueba la impedancia característica de la traza
• Elimina los tropezones
• Utiliza un esquema de terminación adecuado
• Utiliza un metal sólido con una pequeña zona de bucle como plano de referencia para la corriente de retorno
• Utiliza corrientes de accionamiento y velocidades de barrido más bajas

Existen muchas herramientas de software o webs para calcular la impedancia característica de una traza, como el solucionador de campos de líneas de transmisión de PCB Polar Instruments Si9000. Permiten obtener fácilmente la impedancia característica seleccionando un modelo de línea de transmisión y ajustando parámetros como el tipo y el grosor del dieléctrico, así como la anchura, el grosor y la separación de las trazas.

IBIS es un estándar emergente que se utiliza para describir el comportamiento analógico de las E/S digitales en un CI. ADI proporciona modelos IBIS para los ADCs SAR. La simulación previa a la implementación verifica la distribución del reloj, el tipo de paquete del chip, el apilamiento de la placa, la topología de la red y las estrategias de terminación. También puede comprobar las restricciones de temporización de la interfaz serie para guiar la colocación y el diseño. La postsimulación verifica que el diseño cumple todas las directrices y restricciones, y comprueba si hay infracciones como la reflexión, el timbre y la diafonía.

La figura 7 muestra un driver conectado a SCLK1 a través de una línea de microstrip de 12 pulgadas, y un segundo driver conectado a SCLK2 a través de una resistencia de 43 Ω en serie con el microstrip.

La figura 8 muestra un gran sobreimpulso en SCLK1 que viola el valor máximo absoluto de -0,3 V a +3,6 V. La resistencia en serie reduce la velocidad de giro de SCLK2, manteniendo la señal dentro de las especificaciones.

La diafonía es el acoplamiento de energía entre líneas de transmisión paralelas a través de la capacitancia mutua (campo eléctrico) o la inductancia mutua (campo magnético). La cantidad de diafonía depende del tiempo de subida de la señal, de la longitud de las líneas paralelas y de la distancia entre ellas.

Algunas prácticas habituales para controlar la diafonía son

• Aumentar el espacio entre líneas
• Minimiza los recorridos paralelos
• Mantiene las vías cerca de los planos de referencia metálicos
• Utiliza un esquema de terminación adecuado
• Reduce la velocidad del barrido de la señal

Degradación del rendimiento causada por la actividad digital

La actividad digital puede degradar el rendimiento del ADC SAR, con una disminución de la SNR debido a la tierra digital o a una fuente de alimentación ruidosa, a la fluctuación del reloj de muestreo y a la interferencia de la señal digital.

La fluctuación del reloj de muestreo o la fluctuación de apertura establece el límite de la SNR, especialmente para las señales de entrada de alta frecuencia. La fluctuación del sistema procede de dos fuentes: la fluctuación de apertura del circuito de seguimiento y retención en el chip (fluctuación interna) y la fluctuación del reloj de muestreo (fluctuación externa). El jitter de apertura es la variación de conversión en el tiempo de muestreo, y es una función del ADC. La fluctuación del reloj de muestreo suele ser la fuente de error dominante, pero ambas fuentes provocan variaciones en los tiempos de muestreo de las entradas analógicas, como se muestra en la Figura 9. Sus efectos son indistinguibles.

El jitter total produce una tensión de error, con la SNR global del ADC limitada por

donde, f es la frecuencia de entrada analógica y tj es la fluctuación total del reloj.

Por ejemplo, con una entrada analógica de 10 kHz y un jitter total de 1 ns, la SNR se limita a 84 dB.

El ruido de la fuente de alimentación causado por la conmutación de las salidas digitales debe aislarse de las fuentes analógicas sensibles. Desactiva las fuentes de alimentación analógica y digital por separado, prestando especial atención a las vías de corriente de retorno a tierra.

Los ADCs SAR de alta precisión pueden ser sensibles a la actividad de la interfaz digital, incluso cuando la fuente de alimentación está correctamente desacoplada y aislada. Los relojes en ráfaga suelen ser más eficaces que los continuos. La hoja de datos suele especificar los tiempos muertos durante los cuales la interfaz no debe estar activa. Minimizar la actividad digital durante estos periodos -normalmente el tiempo de muestreo y cuando se producen las decisiones críticas sobre los bits- puede ser un reto a velocidades de datos más altas.

Conclusión

Presta especial atención a la actividad digital para garantizar la validez de las conversiones de los ADCs de SAR. Los errores inducidos digitalmente pueden llevar a los ADCs de SAR a un estado desconocido, causar fallos de funcionamiento o degradar el rendimiento. Este artículo debería ayudar a los diseñadores a investigar las causas fundamentales y proponer soluciones.

Referencias

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