La demanda de lo digital: Desafíos y soluciones para los convertidores analógico-digitales de alta velocidad y los sistemas de radar

Los modernos sistemas de radar avanzados se enfrentan a varios retos, con requisitos operativos adicionales, como la necesidad de soportar el procesamiento multifunción y el ajuste dinámico de los modos. Además, los recientes cambios en las asignaciones de frecuencias han hecho que muchos sistemas de radar puedan operar muy cerca de la infraestructura de comunicaciones y de otros sistemas espectralmente exigentes. Con la previsión de una mayor congestión del espectro en los próximos años, es probable que el problema aumente hasta el punto de que los sistemas de radar tengan que ser adaptables en tiempo real para cumplir sus requisitos ambientales y operativos, lo que llevará a la necesidad de sistemas de radar cognitivos y digitales.

La necesidad de procesar más señales digitales está haciendo que la cadena de señales del radar se digitalice lo antes posible, acercando el convertidor analógico-digital (ADC) a la antena, lo que a su vez introduce una serie de consideraciones difíciles a nivel de sistema. Para profundizar en ello, la figura 1 muestra una visión general de alto nivel de un sistema de radar de banda X típico actual. En este sistema se suelen utilizar dos etapas de mezcla analógica. La primera etapa mezcla el retorno del radar pulsado a una frecuencia de aproximadamente 1 GHz y la segunda a una FI en la región de 100 MHz a 200 MHz para permitir el muestreo de la señal mediante un ADC de 200 MSPS o menos, con una resolución de 12 bits o más.

En esta arquitectura, aspectos como la agilidad de la frecuencia y la compresión del pulso pueden implementarse en el dominio analógico, lo que puede requerir modificaciones y ajustes en el procesamiento de la señal, pero en su mayor parte la funcionalidad del sistema está limitada por la tasa de digitalización. Hay que tener en cuenta que incluso el muestreo a velocidades de datos de 200 MSPS ha supuesto un salto importante en el procesamiento del radar, pero al pasar a la siguiente fase de esta evolución, tenemos que migrar aún más hacia un radar totalmente digital.

En los últimos años, los convertidores analógicos de gigamuestras por segundo (GSPS) han acercado la transición a lo digital a la antena, desplazando el punto de digitalización del sistema más allá de la primera etapa de mezcla. El uso de un convertidor GSPS con un ancho de banda analógico superior a 1,5 GHz ya admite la digitalización de la primera FI, pero en muchos casos el rendimiento de los actuales ADC GSPS ha limitado la aceptabilidad de esta solución, ya que la linealidad y la densidad espectral de ruido del dispositivo no cumplían los requisitos del sistema.

Hasta hace poco, los ADC de alta velocidad utilizaban principalmente interfaces paralelas de señal diferencial de bajo voltaje (LVDS) como medio para mover los datos entre el ADC de alta velocidad y la plataforma de procesamiento de señales digitales, normalmente una FPGA. Sin embargo, el uso de un bus de datos LVDS para la salida de datos del convertidor presenta algunos retos técnicos, ya que un único bus LVDS tendría que funcionar muy por encima de la velocidad máxima de la norma IEEE y de lo que puede manejar una FPGA. Para solucionarlo, los datos de salida se demultiplexan a través de dos o, más típicamente, cuatro buses LVDS para reducir la tasa de datos por bus. Por ejemplo, los ADC de 10 bits que funcionan a velocidades de muestreo superiores a 2 GSPS suelen requerir que la salida se demultiplexe por un factor de 4, creando un bus LVDS de 40 bits de ancho. Con muchos sistemas de radar, y en particular los phased arrays, que utilizan ADCs multi-GSPS, esto se convierte rápidamente en un desarrollo de hardware inmanejable, con tantos canales que hay que encaminar y hacer coincidir en longitud, ¡por no hablar del número de pines de la FPGA necesarios para la interconexión!

Los nuevos ADC de GSPS ofrecen soluciones no sólo para superar los retos existentes, sino también para optimizar aún más el sistema. Al admitir la digitalización más cerca de la antena, estos convertidores ofrecen una linealidad inigualable, así como un ancho de banda analógico de más de 3 GHz, que permite submuestrear las bandas L y la mayoría de las bandas S. Esto permite el muestreo directo de RF en estas bandas de frecuencia, reduciendo el número de componentes y el tamaño del sistema al eliminar las etapas de mezcla. Para los sistemas de mayor frecuencia, también permite utilizar FI más altas, reduciendo el número de etapas de mezcla y filtros, y aumentando las opciones de planificación de frecuencias, ya que se puede utilizar una amplia gama de FI.

La mayor linealidad y la menor densidad espectral de ruido de estos nuevos dispositivos también los hacen adecuados para su uso en sistemas de radar de próxima generación. Con el aumento de la densidad espectral, es imprescindible un mayor rango dinámico para poder manejar los bloqueos o las señales de interferencia vecinas a la frecuencia de retorno del radar. Los últimos ADCs GSPS son capaces de proporcionar una SFDR de más de 75 dBc, una mejora de casi 20 dBc respecto a los dispositivos disponibles en la última década. Este importante salto es aún más crítico cuando se trata de competir con las recientes asignaciones de frecuencias de la infraestructura de comunicaciones.

Los fabricantes de dispositivos podrían anticipar las mejoras en el ancho de banda analógico, la linealidad y el ruido como el siguiente paso lógico. Sin embargo, hay otras dos características de los nuevos ADCs de GSPS que ofrecen más al diseñador del sistema y que probablemente aumentarán la aceptabilidad de estos componentes en futuros sistemas:

• Interfaces de enlace de datos JESD204B, y
• Funcionalidad DSP integrada en el convertidor, que ofrece a los diseñadores de sistemas opciones para conseguir importantes beneficios y ahorros de energía.

Los enlaces de datos JESD204B se han introducido recientemente en una serie de convertidores analógicos de alta velocidad, pero el beneficio más significativo se encuentra en los convertidores GSPS, donde las interfaces LVDS ya tenían dificultades para cumplir los requisitos del sistema. JESD204B es una norma serie de alta velocidad que permite transportar datos entre el ADC de alta velocidad y las FPGAs u otros procesadores utilizando un número reducido de interconexiones diferenciales (pines de la FPGA). Es un protocolo de muy baja sobrecarga basado en esquemas de codificación 8b10b y admite velocidades de transmisión de hasta 12,5 Gbps.

Para examinar las ventajas, considera el nuevo AD9625, convertidor de 12 bits de 2,0 GSPS de Analog Devices. La velocidad de datos de salida de este convertidor es de 24 Gbps. Si suponemos que un bus de datos LVDS está limitado a 1 Gbps e ignoramos los problemas de empaquetado de datos, se necesitarían más de 24 pares LVDS para soportar esta interfaz, todos los cuales necesitarían trazados de PCB de la misma longitud cuando se enrutan en hardware. Utilizando JESD204B, y con una velocidad de transmisión máxima de sólo 6,25 Gbps, sólo se necesitan seis enlaces JESD204B para soportar la salida de este convertidor. La ventaja se ve claramente en la Figura 2, en la que sólo se encaminan ocho canales JESD204B entre el AD9625 y una FPGA para soportar la velocidad de datos completa de 2,0 GSPS.

Además, cuando se utilizan múltiples carriles JESD204B, el requisito de coincidencia de la longitud de la traza de la placa de circuito impreso se relaja significativamente, ya que la norma sólo requiere una alineación de 920 ps entre los carriles, lo que permite una gran variación entre los retrasos individuales de los carriles JESD204B. La última variante "B" de la norma JESD204 también admite la latencia determinista, que permite calcular la latencia entre los datos que salen del ADC de alta velocidad y los que llegan a la FPGA. Si se puede determinar la latencia, se puede compensar en el postprocesamiento digital para realinear y sincronizar los flujos de datos, un requisito clave para los sistemas phased array y beamforming que utilizan convertidores GSPS.

El estándar JESD204B ofrece una ventaja significativa al diseñador de hardware, pero quizá el aspecto más beneficioso de los nuevos convertidores analógicos de alta velocidad sea la incorporación del procesamiento digital de la señal. La próxima generación de convertidores GSPS, como el AD9625, basados en geometrías de proceso CMOS de 65 nm o más finas, son capaces de soportar una amplia gama de procesamiento de señales digitales a estas altas velocidades de datos. A corto plazo, los convertidores analógicos de alta velocidad se suministran con convertidores digitales descendentes seleccionables (DDC) en funcionamiento e integrados en el dispositivo, como se muestra en la figura 3.

Los anchos de banda de las formas de onda del radar pueden variar considerablemente según la aplicación. Por ejemplo, algunas formas de onda de radar de imagen de apertura sintética requieren cientos de MHz, mientras que los radares de seguimiento pueden utilizar formas de onda de unas decenas de MHz o menos. En el pasado, mover un ADC GSPS más cerca de la antena habría significado que, en algunos casos, se transportaran grandes cantidades de ancho de banda no deseado al FPGA o al procesador. En las FPGAs modernas y en los ADCs de alta velocidad, una proporción significativa, si no la mayor parte, del consumo de energía está relacionada con la energía disipada en las interfaces de los dispositivos, por lo que transferir grandes cantidades de ancho de banda no deseado aumenta innecesariamente la energía del sistema. En los futuros radares multimodo, la capacidad de activar dinámicamente un DDC ofrece una ventaja significativa, al descargar el complejo procesamiento que de otro modo residiría en la FPGA.

El DDC combina un oscilador digital controlado digitalmente (NCO) con filtros decimadores, lo que permite seleccionar el ancho de banda y la ubicación de la señal dentro de la banda de Nyquist del ADC de alta velocidad y transferir sólo los datos adecuados a los dispositivos de procesamiento de señales. Por ejemplo, considera un radar que utilice una forma de onda de 30 MHz de ancho de banda a una frecuencia intermedia de 800 MHz. Si esta forma de onda se muestrea con un ADC a una velocidad de muestreo de 2,0 GSPS con una resolución de 12 bits, el ancho de banda de salida de los datos sería de 1000 MHz, muy por encima del ancho de banda de la señal, y la velocidad de datos de salida del convertidor sería de 3,0 GBps. Si los datos se deciman por un factor de 16 utilizando un DDC, no sólo la decimación proporciona una mejor reducción del ruido, sino que la velocidad de los datos de salida se reduce a menos de 625 MBps, ¡lo que permite transportar los datos utilizando una sola vía JESD204B! Esto reduce significativamente la necesidad de energía del sistema en general. Con la capacidad de configurar dinámicamente o puentear los DDCs según sea necesario, los nuevos ADCs de alta velocidad ofrecen la posibilidad de cambiar entre diferentes modos para soportar la energía e implementar soluciones optimizadas para las necesidades y conjuntos de características requeridas para las aplicaciones de radar cognitivo.

Los nuevos ADC GSPS, como el AD9625, ofrecen importantes opciones al arquitecto del sistema de radar, con anchos de banda analógicos y velocidades de muestreo que permiten reducir el número de componentes o realizar un muestreo directo de RF. Con las interfaces JESD204B y las opciones de DSP integradas, no es necesario cambiar la potencia y la complejidad de la placa por estas ventajas. La capacidad de configurar dinámicamente el ADC de alta velocidad proporciona un soporte multifuncional y cumple el objetivo de crear un sistema de radar cognitivo totalmente digital.