Gestión de la potencia de los circuitos integrados de RF

A medida que se añaden más bloques de construcción a un circuito integrado de radiofrecuencia (RFIC), hay más fuentes de acoplamiento de ruido, lo que hace que la gestión de la fuente de alimentación sea cada vez más importante. Este artículo describe cómo el ruido de la fuente de alimentación puede afectar al rendimiento de los RFIC. Se utiliza como ejemplo el demodulador en cuadratura ADRF6820 con bucle de bloqueo de fase (PLL) integrado y oscilador controlado por tensión (VCO), pero los resultados son ampliamente aplicables a otros RFIC de alto rendimiento.

El ruido de la fuente de alimentación puede degradar la linealidad al crear productos de mezcla en el demodulador y degradar el ruido de fase en el PLL/VCO. Una evaluación detallada de la potencia va acompañada de diseños de potencia recomendados que utilizan reguladores de baja caída (LDO) y de conmutación.

Con su doble fuente de alimentación y su alto nivel de integración de RF, el ADRF6820 es un vehículo ideal para el debate. Utiliza un núcleo mezclador activo similar al demodulador en cuadratura ADL5380 y núcleos PLL/VCO idénticos al ADRF6720, por lo que la información presentada puede aplicarse a estos componentes. Además, el diseño de la fuente de alimentación puede aplicarse a nuevos diseños que requieran fuentes de alimentación de 3,3 V o 5,0 V con un consumo de energía similar.

El demodulador y sintetizador en cuadratura ADRF6820, mostrado en la Figura 1, es ideal para los sistemas de comunicación de próxima generación. Este dispositivo rico en funciones incluye un demodulador I/Q de banda ancha de alta linealidad, un PLL fraccional-N integrado y un VCO multinúcleo de bajo ruido de fase. También incorpora un conmutador de RF 2:1, un balun de RF sintonizable, un atenuador de RF programable y dos LDO. El RFIC altamente integrado está disponible en un paquete LFCSP de 6 mm × 6 mm.

Sensibilidades de la fuente de alimentación

Los bloques más afectados por el ruido de la fuente de alimentación son el núcleo mezclador y el sintetizador. El ruido acoplado al núcleo del mezclador crea productos no deseados que degradan la linealidad y el rango dinámico. Esto es especialmente crítico para un demodulador en cuadratura porque los productos de mezcla de baja frecuencia están en la banda de interés. Del mismo modo, el ruido de la fuente de alimentación puede degradar el ruido de fase del PLL/VCO. El efecto de los productos de mezcla no deseados y la degradación del ruido de fase es común a la mayoría de los mezcladores y sintetizadores, pero el nivel exacto de degradación viene determinado por la arquitectura y la disposición del chip. Comprender estas sensibilidades de la fuente de alimentación permite un diseño más robusto de la fuente de alimentación que optimiza el rendimiento y la eficiencia.

Sensibilidades del demodulador de cuadratura

El ADRF6820 utiliza un demodulador de doble balance Célula de Gilbert núcleo mezclador activo, como se muestra en la figura 2. Doblemente equilibrado significa que los puertos de LO y RF se manejan de forma diferencial.

Después de que un filtro haya rechazado los armónicos de alto orden, las salidas del mezclador resultantes son la suma y la diferencia de las entradas de RF y LO. El término de diferencia, también llamado frecuencia IF, está dentro de la banda de interés y es la señal deseada. El término de la suma se encuentra fuera de la banda y se filtra.

Lo ideal es que sólo se presenten al núcleo del mezclador las señales de RF y LO deseadas, pero rara vez es así. El ruido de la fuente de alimentación puede acoplarse a las entradas del mezclador y manifestarse como picos de mezcla. Dependiendo de la fuente de acoplamiento del ruido, las magnitudes relativas de los picos de mezcla pueden variar. La figura 3 muestra un ejemplo del espectro de salida de un mezclador y dónde se encuentran los productos de mezcla debidos al acoplamiento alimentación-ruido. En la figura, CW corresponde a una señal de onda continua o sinusoidal que se acopla al raíl de alimentación. El ruido puede ser el ruido del reloj de un regulador de conmutación de 600 kHz o 1,2 MHz, por ejemplo. El ruido de la fuente de alimentación puede causar dos problemas diferentes: si el ruido se acopla a las salidas del mezclador, el tono de CW aparecerá en la salida sin traducción de frecuencia; si el acoplamiento se produce en las entradas del mezclador, el tono de CW modulará las señales de RF y LO, produciendo productos de IF ± CW.

Estos productos de mezcla pueden estar cerca de la señal de FI deseada, por lo que filtrarlos se hace difícil y la pérdida de rango dinámico es inevitable. Esto es especialmente cierto en el caso de los demoduladores en cuadratura, ya que su banda base es compleja y está centrada en la cc. El ancho de banda de demodulación del ADRF6820 va de cc a 600 MHz. Si se alimenta al núcleo del mezclador un regulador de conmutación con ruido a 1,2 MHz, aparecerán productos de mezcla no deseados en IF ± 1,2 MHz.

Sensibilidades del sintetizador de frecuencia

Las referencias que se proporcionan al final del artículo ofrecen una valiosa información sobre cómo afecta el ruido de la fuente de alimentación a los PLLs y VCOs integrados. Los principios se aplican a otros diseños con la misma arquitectura, pero los diseños no idénticos requerirán su propia evaluación de potencia. Por ejemplo, el LDO integrado en la fuente de alimentación del VCO del ADRF6820 proporciona una mejor inmunidad al ruido que una fuente de alimentación del PLL que no utiliza un LDO integrado.

Rangos de alimentación y consumo de corriente del ADRF6820

Para diseñar la solución de gestión de la potencia, primero hay que examinar los dominios de potencia del RFIC para determinar qué bloques de RF son alimentados por cada dominio, el consumo de potencia de cada dominio, los modos operativos que afectan al consumo de potencia y el rechazo de potencia de cada dominio. Con esta información, es posible recoger los datos de sensibilidad del RFIC.

Los principales bloques funcionales del ADRF6820 tienen cada uno sus propios pines de alimentación. Dos áreas se alimentan de la fuente de 5 V. VPMX alimenta el núcleo del mezclador, y VPRF alimenta el frontal de RF y los interruptores de entrada. Los otros dominios se alimentan de la fuente de 3,3 V. VPOS_DIG alimenta un LDO integrado, que da 2,5 V para alimentar la interfaz SPI, el modulador Σ-Δ del PLL y los divisores FRAC/INT del sintetizador. VPOS_PLL alimenta los circuitos del PLL, incluyendo la frecuencia de entrada de referencia (REFIN), el detector de frecuencia de fase (PFD) y la bomba de carga (CP). VPOS_LO1 y VPOS_LO2 alimentan la ruta de LO, incluyendo el amplificador de banda base y la referencia de polarización de CC. VPOS_VCO alimenta otro LDO integrado, que proporciona 2,8 V para alimentar el VCO multinúcleo. Este LDO es importante para minimizar la sensibilidad al ruido de la fuente de alimentación.

El ADRF6820 se puede configurar en varios modos de funcionamiento. Consume menos de 1,5 mW en modo de funcionamiento normal con un LO de 2850 MHz. La disminución de la corriente de polarización reduce tanto el consumo de energía como el rendimiento. Aumentar la corriente de polarización del mezclador hace que el núcleo del mezclador sea más lineal y mejora la PII3, pero degrada el factor de ruido y aumenta el consumo de energía. Si el factor de ruido es de suma importancia, se puede reducir la corriente de polarización del mezclador, con lo que se reduce el ruido en el núcleo del mezclador y se reduce el consumo de energía. Del mismo modo, los amplificadores de banda base en la salida tienen capacidad de conducción de corriente variable para cargas de salida de baja impedancia. Las cargas de baja impedancia de salida requieren una mayor corriente de accionamiento y consumen más energía. La hoja de datos proporciona tablas que muestran el consumo de energía para cada uno de los modos de funcionamiento.

Procedimiento de medición y resultados

El acoplamiento de ruido en el carril de alimentación produce tonos no deseados en CW e IF ± CW. Para imitar este acoplamiento de ruido, aplica un tono de onda continua a cada patilla de alimentación y mide la amplitud del producto de la mezcla resultante en relación con el tono de onda continua de entrada. Registra esta medida como el rechazo de la alimentación en dB. El rechazo de la alimentación varía con la frecuencia, así que barre la frecuencia de onda continua de 30 kHz a 1 GHz para captar el comportamiento. El rechazo de la potencia en la banda de interés determina si es necesario el filtrado. La PSRR se calcula como sigue:

PSRR de CW en dB = amplitud de CW de entrada (dBm) - paso de CW medido en la salida I/Q (dBm)

(IF ± CW) PSRR en dB = amplitud CW de entrada (dBm) - avance IF ± CW medido en la salida I/Q (dBm)

(IF + CW) en dBm = (IF - CW) dBm, porque los tonos CW modulados alrededor de la portadora tienen amplitudes iguales

Configuración del laboratorio

La figura 4 muestra el montaje del laboratorio. Aplica una fuente de alimentación de 3,3 V o 5 V CC al analizador de redes para producir una señal sinusoidal de CC barrida con un desplazamiento de 3,3 V o 5 V. Aplica esta señal a cada una de las vías de alimentación del RFIC. Dos generadores de señales proporcionan las señales de entrada de RF y LO. Mide la salida en un analizador de espectro.

Procedimiento de medición

La amplitud de los productos de mezcla no deseados depende del rechazo de la fuente de alimentación del chip, y del tamaño y ubicación de los condensadores de desacoplamiento en la placa de evaluación. La figura 5 muestra la amplitud del tono (IF + CW) en la salida en presencia de una señal sinusoidal de 0 dB en el pin de alimentación. Sin condensadores de desacoplamiento, la amplitud del tono no deseado estaba entre -70 dBc y -80 dBc. La hoja de datos recomienda un condensador de 100 pF junto al dispositivo en la parte superior de la placa y un condensador de 0,1 µF en la parte posterior. La resonancia de estos condensadores de desacoplamiento externos puede verse en el gráfico. La transición a 16 MHz se debe a la resonancia del condensador de 0,1 µF con una inductancia parásita de 1 nH. La transición a 356 MHz se debe a la resonancia del condensador de 100 pF con una inductancia parásita de 2 nH de ambos condensadores. La transición a 500 MHz se debe a la resonancia del condensador de 100 pF con una inductancia parásita de 1 nH.

Resultados

Se midieron las amplitudes de la señal espuria (CW) en el carril de alimentación y las señales moduladas (IF ± CW) en las salidas de banda base. Se introdujo ruido en el alimentador sometido a prueba, mientras que los otros alimentadores permanecieron limpios. La figura 6 muestra la amplitud del tono (IF ± CW) cuando se inyecta una señal sinusoidal de 0 dB en la clavija de alimentación y se barre desde 30 kHz hasta 1 GHz. La figura 7 muestra la transmisión del tono de onda continua en las salidas de banda base.

Análisis

Los gráficos proporcionan datos valiosos sobre la sensibilidad de la fuente de alimentación a cada pin de alimentación. VPOS_PLL tiene el peor rechazo de la alimentación y, por tanto, es el nodo de alimentación más sensible. Este pin de alimentación alimenta los circuitos del PLL, incluyendo la frecuencia de entrada de referencia, el detector de frecuencia de fase y la bomba de carga. Estos bloques funcionales sensibles determinan la precisión y el rendimiento de fase de la señal de LO, por lo que cualquier ruido acoplado a ellos se propaga directamente a la salida.

Por el mismo razonamiento, se puede argumentar que la alimentación del VCO también es un nodo crítico. Los gráficos muestran que el VPOS_VCO tiene un rechazo mucho mayor que el VPOS_PLL. Esto se debe a que el LDO interno alimenta realmente al VCO. El LDO aísla el VCO del ruido en el pin externo y también le proporciona una densidad espectral de ruido fija. La alimentación del PLL no tiene LDO, por lo que es la vía de alimentación más sensible. Por lo tanto, es esencial aislarlo de un posible acoplamiento de ruido para obtener un rendimiento óptimo

El filtro del bucle PLL atenúa las altas frecuencias de onda continua, por lo que la sensibilidad del VPOS_PLL es baja a bajas frecuencias y mejora lentamente a medida que la frecuencia barre de 30 kHz a 1 GHz. A frecuencias más altas, la amplitud del tono espurio se atenúa y el nivel de potencia inyectado en el PLL es significativamente menor. Así, el VPOS_PLL tiene un mejor rechazo de la potencia de alta frecuencia que otros dominios de potencia. Los componentes del filtro de bucle se configuraron para 20 kHz, como se muestra en la figura 8.

Los raíles de alimentación, ordenados de más a menos sensibles, son los siguientes: VPOS_PLL, VPOS_LO2, VPOS_VCO, VPOS_LO1, VPOS_DIG, VPMX y VPRF.

Diseño de la fuente de alimentación

Con un buen conocimiento del consumo máximo de energía del ADRF6820 en sus distintos modos y de la sensibilidad de cada dominio de alimentación, se diseñaron soluciones de gestión de la energía utilizando tanto reguladores de conmutación como LDOs para determinar la viabilidad de las dos soluciones de alimentación. En primer lugar, se reguló una fuente de 6 V a 5 V y 3,3 V para los raíles de alimentación del ADRF6820. La figura 9 muestra el diseño de la fuente de alimentación de 5 V para VPMX y VPRF. El LDO CMOS ADP7104 puede proporcionar hasta 500 mA de corriente de carga. El regulador buck de baja corriente de reposo ADP2370 puede funcionar a 1,2 MHz o 600 kHz. Se ha añadido un filtrado adicional a la salida del regulador de conmutación para reducir el ruido de conmutación. El ADP2370 puede suministrar hasta 800 mA de corriente de carga. El raíl de 5 V del ADRF6820 puede alimentarse con el ADP7104 o el ADP2370, con desacoplamiento y filtrado adicionales aplicados a cada pin de alimentación.

La figura 10 muestra el diseño de la fuente de alimentación de 3,3 V. La tensión de la fuente sigue siendo de 6,0 V, pero un LDO adicional baja la fuente a una tensión intermedia antes de regularla de nuevo a 3,3 V. La etapa adicional es necesaria para reducir la pérdida de potencia, ya que una fuente de 6 V regulada directamente a 3,3 V funcionaría con una eficiencia máxima del 55%. No se necesita una etapa intermedia para la ruta del regulador de conmutación porque su arquitectura de modulación de anchura de pulso (PWM) minimiza la pérdida de potencia.

El diseño de 3,3 V permitió una mayor experimentación. Además de poder alimentar el raíl de 3,3 V con un LDO o un regulador de conmutación, el raíl VPOS_PLL tiene opciones adicionales de LDO y el raíl VPOS_DIG tiene un LDO aislado opcional. Como la fuente de alimentación del PLL es la más sensible, se probaron tres soluciones de fuente de alimentación, cada una con un ruido de salida diferente: el LDO CMOS de 3,3 V de ultrabajo ruido, con un ruido de salida de 9 µV rms; el ADP7 de bajo ruido de 3.aDP7104 de bajo ruido de 3 V con un ruido de salida de 15 µV rms; y el regulador buck de 3,3 V ADP2370. Queremos determinar el nivel de ruido más alto de la fuente de alimentación que mantenga el rendimiento de ruido de fase requerido. ¿Es el LDO de mayor rendimiento y menor ruido una necesidad absoluta?

También se probó el LDO CMOS de 3,3 V de bajo ruido en el carril de alimentación VPOS_DIG para determinar si el ruido digital afectaría al rendimiento. El raíl de alimentación digital tiende a ser más ruidoso que las fuentes de alimentación analógicas debido a la conmutación de la interfaz SPI. Queremos determinar si la fuente de alimentación digital de 3,3 V necesitará su propio LDO o si puede acoplarse directamente a la alimentación analógica. Se eligió el ADP121 como solución de bajo coste.

Conclusiones y recomendaciones sobre el diseño de la potencia

Para el VPOS_PLL, el carril de alimentación más sensible, el LDO ADP151 de bajo coste consigue el mismo ruido de fase que el LDO ADP7104 de alto rendimiento y bajo ruido, como se muestra en la Figura 11. Sin embargo, el rendimiento se degradó cuando se utilizó el regulador de conmutación ADP2370, como se muestra en la Figura 12. La joroba de ruido está causada por el regulador de conmutación, y puede verse en su salida, como se muestra en la Figura 13. Así, el VPOS_PLL puede tolerar hasta 15 µV de ruido rms sin que se degrade el ruido de fase integrado, pero no se puede utilizar un regulador de conmutación para alimentar esta patilla. No se obtiene ninguna ventaja por utilizar un LDO de mayor rendimiento y menor ruido.

Se mantiene un buen rendimiento de ruido de fase cuando un regulador de conmutación o LDO alimenta las otras vías de alimentación, como se muestra en la Figura 14. Los pines de alimentación de 5 V, VMPX y VPRF, se pueden unir y alimentar desde una única fuente. Los pines de alimentación de 3,3 V, VPOS_LO1, VPOS_LO2 y VPOS_VCO, también pueden unirse y alimentarse de una sola fuente. El VPOS_DIG no requiere un LDO independiente y puede vincularse a la alimentación analógica de 3,3 V.

Con una tensión de fuente de 6 V, el diseño de la fuente de alimentación recomendada, que se muestra en la Figura 15, incluye los LDO de 5,0 V y 3,3 V del ADP7104. Esta solución sólo utiliza LDOs porque la tensión de la fuente está cerca de las tensiones de alimentación necesarias. La eficiencia energética es aceptable, por lo que el coste adicional de los componentes de filtrado y los reguladores de conmutación es innecesario.

Con una fuente de 12 V, el diseño recomendado de la fuente de alimentación, mostrado en la Figura 16, incluye dos reguladores de conmutación y un LDO. La tensión de la fuente es muy superior a las tensiones de alimentación necesarias, por lo que se utilizan reguladores de conmutación para mejorar la eficiencia energética. Todos los pines de la fuente de alimentación, excepto la sensible fuente de alimentación VPOS_PLL, pueden ser alimentados por reguladores de conmutación. Se puede utilizar el ADP7104 o el ADP151 para el VPOS_PLL.

Referencias

Nota del circuito CN0147. Alimentar un oscilador controlado por tensión (VCO) de tipo N fraccional con reguladores LDO de bajo ruido para reducir el ruido de fase. Analog Devices, Inc, 2010.

Collins, Ian PLLs y VCOs integrados [Part 2]. Radio-Electronics.com, noviembre de 2010.

Moduladores/Demoduladores

Reguladores lineales

Reguladores de conmutación