ADC de precisión CTSD-Parte 2: La arquitectura CTSD explicada a los diseñadores de la cadena de señales

Este artículo explica la tecnología ADC sigma-delta de tiempo continuo (CTSD) con un enfoque menos tradicional, que permite a los diseñadores de cadenas de señales considerar una nueva clase de tecnología ADC de precisión fácil de usar en forma de un sistema sencillo que interconecta unos pocos componentes conocidos. En la Parte 1, destacamos los principales retos de los diseños actuales de la cadena de señales que pueden simplificarse en gran medida con un ADC CTSD de precisión, ya que mantiene la integridad de la señal en tiempo continuo al tiempo que consigue la máxima precisión. Ahora la pregunta es qué hay detrás de la arquitectura de la CTSD que le permite conseguir estos beneficios

El enfoque tradicional para explicar el concepto de la tecnología CTSD consiste en entender primero los fundamentos de un bucle modulador sigma-delta de tiempo discreto (DTSD), y luego sustituir los elementos del bucle de tiempo discreto por elementos equivalentes de tiempo continuo. Aunque este método permite conocer a fondo la funcionalidad sigma-delta, nuestro objetivo es proporcionar una comprensión más intuitiva de las ventajas inherentes a los ADC de precisión CTSD. Para empezar, describiremos un enfoque paso a paso para construir un bucle modulador CTSD, comenzando con la ampliamente conocida configuración de amplificador inversor de bucle cerrado y combinándolo con un ADC y un DAC. Por último, evaluaremos la funcionalidad básica sigma-delta del circuito que construimos.

Paso 1: Revisa la configuración del amplificador inversor de bucle cerrado

Una de las principales ventajas del ADC CTSD es que proporciona una entrada resistiva continua fácil de manejar, en lugar de un muestreador de condensador conmutado tradicional. Un circuito que tiene un diseño de impedancia de entrada similar es el amplificador inversor, que utilizaremos como bloque de partida para construir un bucle de modulación CTSD.

Una configuración de op-amp de bucle cerrado siempre ha sido la mejor opción para reproducir una entrada analógica con alta fidelidad, y la Figura 1 muestra una de las configuraciones de op-amp más populares, llamada configuración de amplificador inversor.¹ Una medida de la fidelidad es la ganancia de salida respecto a la entrada, también conocida en nomenclatura sigma-delta como función de transferencia de la señal (STF). Para determinar los parámetros que afectan al STF, hay que analizar el circuito.

Para refrescar nuestros conocimientos matemáticos, repasemos la derivación de la famosa V_OUT/V_EN. En el primer paso, se supone que la ganancia en bucle abierto del amplificador operacional A es infinita. Esta suposición lleva directamente a hacer que la entrada negativa del amplificador operacional, V_n al potencial de la tierra. Aplicando las leyes de Kirchhoff a este nodo se obtiene

Transponiendo esto a V_OUT y V_ENobtenemos la ganancia o STF de la siguiente manera

A continuación, superemos el supuesto poco práctico de la ganancia infinita y redirijamos el STF con la ganancia finita de A para el amplificador operacional. El STF tiene ahora el siguiente aspecto

A partir de ahí, los libros de texto suelen describir la sensibilidad a cada uno de los parámetros R_EN, R_fy A. Para nuestro caso, procedamos a la construcción del bucle CTSD.

Paso 2: Introducir la discretización en el amplificador

El requisito para nuestra cadena de señales ADC es una versión digitalizada de V_EN. En nuestro siguiente paso, introducimos la digitalización en este circuito. En lugar de utilizar el método tradicional de colocar un ADC de muestreo directamente en la señal de entrada, probaremos un enfoque diferente y colocaremos un ADC representativo que siga la salida del amplificador para obtener los datos digitalizados. Pero la salida del ADC no puede utilizarse directamente como retroalimentación, porque tiene que ser una tensión analógica. Así que tenemos que seguir el ADC con un convertidor digital-analógico (DAC) de tensión, como se muestra en la Figura 2.

Debido al ADC y al DAC, V_OUT es siempre una representación de V_EN pero con un error de cuantificación debido a la digitalización añadida. Por tanto, nada ha cambiado en el flujo de señales de V_EN a V_OUTUn punto a tener en cuenta aquí, para mantener la funcionalidad del bucle simétrico alrededor de 0V y para facilitar nuestra derivación matemática, las referencias del ADC y del DAC se eligen para ser

Paso 3: Introducción del acumulador analógico - el integrador

¿Es estable la configuración de bucle cerrado de la figura 2? Tanto el ADC como el DAC son elementos de discretización que trabajan con un reloj de muestreo, MCLK. Para los especialistas en convertidores es una quimera diseñar un ADC o DAC sin retraso. Como estos elementos del bucle están sincronizados, la entrada se suele muestrear en un flanco y se procesa en el otro flanco de reloj. Así, la salida de la combinación de ADC y DAC V_OUTque es la retroalimentación de la figura 2, sólo está disponible tras un retraso de 1 ciclo de reloj.

¿Este retraso en la retroalimentación tiene alguna implicación en la estabilidad? Vamos a trazar cómo V_EN transfiere a lo largo. Para simplificar, supongamos que V_EN = 1, R_EN = 1, R_f = 1, y la ganancia del amplificador operacional A es 100. En el primer ciclo de reloj, la tensión de entrada es 1 y la retroalimentación de salida del DAC, V_OUT o V_OUTDACes 0 y no está disponible hasta el siguiente flanco de reloj. Al trazar el error entre la entrada y la realimentación a la salida del amplificador y el ADC, podemos ver que la salida sigue creciendo exponencialmente, lo que técnicamente se llama el problema de fuga.

Tabla 1. Bordes de reloj de muestra

	VEN	VOUT = VOUTDAC	Vn = (VOUT + VEN) ⁄2	VOUT_INT = - A × (Vn)	DOUTADC
Primer borde de muestra	1	0	0.5	-50	-50
Segundo borde de la muestra	1	-50	~ -25	~2500	2500
Tercera muestra a bordo	1	2500	~1250	~-12,500	-12,500

Esto ocurría porque la entrada del ADC funciona con el error instantáneo acumulado por el amplificador; es decir, el ADC decide incluso antes de que la retroalimentación esté disponible, lo que no era necesario. Si el ADC trabaja con datos de error acumulados y promediados, de modo que se elimine el error debido a un retraso en un reloj de retroalimentación, la salida del sistema sería limitada.

El integrador es un equivalente analógico de un acumulador de promedio. La ganancia del bucle es siempre alta, pero sólo a bajas frecuencias o, en otras palabras, en el ancho de banda de frecuencia que interesa. Esto garantiza que el CAD no se enfrente a errores instantáneos que puedan llevar a una situación de fuga. Así, el bucle se modifica ahora en un integrador tipo amplificador seguido del ADC y el DAC, como se muestra en la figura 3a.

Paso 4: Simplificar la resistencia de retroalimentación

Nuestro elemento de interés es D_OUTADCa continuación, reorganicemos los elementos del bucle para resaltar D_OUTADC como salida del sistema, como se muestra en la figura 3b. A continuación, visitemos la simplificación de DAC y R_f camino. Y para ello, vamos a sumergirnos en los detalles del DAC. La finalidad del DAC es convertir un código digital, D_ENpara ampliar aún más las ventajas de la continuidad a la referencia, hemos considerado aquí una arquitectura DAC general basada en una escalera de resistencias que no tiene carga de conmutación en la referencia. Para ampliar aún más las ventajas de la continuidad a la referencia, hemos considerado aquí una arquitectura DAC general basada en una escalera de resistencia que no tiene carga de conmutación en la referencia. Revisemos un DAC basado en un termistor,² que convierte a D_EN a la corriente del DAC, con respecto a la ecuación 5.

Donde V_REF = V_PSER - V_REFMla tensión total de referencia a través del DAC.

• D_EN = Entrada numérica en el código termométrico
• R_f = Resistencia de retroalimentación; dividida como cada elemento de la unidad
• N = Número de bits

Para obtener la salida de tensión, un I à V la conversión se realiza mediante un amplificador operacional en configuración de transimpedancia,³ como se muestra en la figura 4. Por lo tanto,

Volviendo a nuestro bucle discretizado de la figura 3b, este V_OUTDAC se convierte de nuevo en corriente, I_fbpor la resistencia de realimentación del amplificador inversor, lo que implica que el flujo de la señal es I_DAC → V_OUTDAC → I_fb. Matemáticamente,

A partir del flujo de señales y de la fórmula anterior, vemos que la conversión de V_OUTDAC a I_fb es un paso redundante que puede obviarse. Elimina los elementos redundantes y, para simplificar, representa (V_PSER - V_REFM) como V_REFvolvamos a dibujar nuestro bucle, como se muestra en la Figura 5.

¡Y eso es todo! ¡Hemos construido un bucle sigma-delta de primer orden! Y todo ello ensamblando los elementos conocidos: un amplificador inversor, un ADC y un DAC.

Paso 5: Entender el sobremuestreo

Hasta ahora hemos entendido la construcción de un bucle CTSD, pero todavía tenemos que apreciar las características especiales que ofrece este bucle de fantasía. El primer paso para hacerlo es entender el sobremuestreo. Los datos del ADC sólo son útiles si hay suficientes puntos de datos muestreados y digitalizados para extraer o interpretar la información de la señal analógica. El teorema de Nyquist aconseja que, para reconstruir fielmente una señal de entrada, la frecuencia de muestreo del ADC debe ser al menos dos veces la frecuencia de la señal. Si seguimos añadiendo puntos de datos más allá de este requisito mínimo, el error de interpretación se reducirá aún más. Siguiendo esta línea de pensamiento, en sigma-delta, la frecuencia de muestreo se elige mucho más alta que la frecuencia de Nyquist sugerida y esto se conoce como sobremuestreo. Sobremuestreo⁴ permite reducir el ruido de cuantificación en la banda de frecuencias de interés, repartiendo el ruido total en una frecuencia mucho mayor, como se muestra en la figura 6.

Paso 6: Comprender la conformación del ruido

Los diseñadores de cadenas de señales no deben sentirse perdidos cuando los expertos en sigma-delta utilizan términos como función de transferencia de ruido (NTF) o conformación de ruido,⁴ y nuestro siguiente paso les ayudará a tener una comprensión intuitiva de estos términos, ya que son específicos de la nomenclatura de los convertidores sigma-delta. Volvamos a nuestra sencilla configuración de amplificador inversor e introduzcamos el Q_e a la salida del amplificador, como se muestra en la figura 7.

La contribución de este error al resultado se cuantifica de la siguiente manera

La fórmula matemática refleja que el error Q_e se atenúa por la ganancia en bucle abierto del amplificador, lo que no hace sino repetir la ventaja de un bucle cerrado.

Esta comprensión de la ventaja del bucle cerrado puede extenderse al error de cuantificación Q_e del ADC en el bucle CTSD, que es el error introducido debido a la digitalización de la señal DC a la salida del integrador, como se muestra en la Figura 8.

Ahora podemos concluir intuitivamente que este error de cuantificación Q_e sería atenuada por el integrador. El integrador TF es |H_INTEG (f)|= 1/|s × RC| = 1/2πfRC y su correspondiente representación en el dominio de la frecuencia se muestra en la Figura 9. Su perfil es equivalente al de un filtro de paso bajo con una ganancia elevada a bajas frecuencias, y la ganancia se reduce linealmente al aumentar la frecuencia. En consecuencia, la atenuación de Q_e se vería entonces como un filtro de paso alto.

La representación matemática de este factor de atenuación es la función de transferencia del ruido. De momento, ignoremos el muestreador del ADC y los interruptores del DAC. El GNT, V_OUTADC ⁄ Q_epuede evaluarse siguiendo el mismo ejercicio que hicimos para la configuración del amplificador inversor, que en el dominio de la frecuencia se asemeja a un perfil de filtro pasa alto, como se muestra en la figura 10.

En la banda de frecuencias de interés, el ruido de cuantificación se atenúa por completo y se desplaza a frecuencias altas "no relevantes para nosotros". A esto se le llama conformación del ruido.

Con el muestreador de bucle, la analogía de la conformación del ruido de cuantificación sigue siendo la misma. La diferencia es que la respuesta en frecuencia de la FNT tendría imágenes repetidas en cada múltiplo de f_Scomo se muestra en la Figura 10, creando muescas en cada múltiplo entero de la frecuencia de muestreo.

La singularidad de la arquitectura sigma-delta radica en que, al colocar un integrador y un bucle DAC alrededor de un ADC en bruto, por ejemplo un ADC de 4 bits, y aplicar el concepto de sobremuestreo y conformación de ruido, el ruido de cuantificación en la banda de frecuencias de interés se reduce enormemente y este ADC en bruto se enmascara en un ADC de precisión de 16-24 bits.

Estos principios básicos del ADC CTSD de primer orden pueden extenderse ahora a cualquier orden del bucle modulador. La frecuencia de muestreo, la especificación del ADC en bruto y el orden del bucle son decisiones de diseño de alto nivel determinadas por los requisitos de rendimiento del ADC.

Paso 7: Completa el modulador CTSD con un filtro digital

En general, en una cadena de señales ADC, los datos digitalizados son posprocesados por un controlador digital externo para extraer cualquier información de la señal. En la arquitectura sigma-delta, como ya sabemos, la señal se sobremuestrea. Si estos datos digitales sobremuestreados se entregan directamente al controlador externo, hay muchos datos redundantes que hay que procesar. Esto conlleva una sobrecarga de energía y costes inmobiliarios en el diseño del controlador digital. Por lo tanto, antes de presentar los datos al controlador digital, las muestras de datos se eliminan eficazmente sin afectar al rendimiento. Este proceso se llama decimación y se realiza mediante filtros digitales de decimación. La figura 11 muestra un modulador CTSD típico con filtros digitales de decimación en el chip.

La figura 12b muestra la respuesta en frecuencia de una señal de entrada analógica en banda. A la salida del modulador, observamos la conformación del ruido de cuantificación, reduciéndolo drásticamente en la banda de frecuencias de interés. El filtro digital atenúa el ruido conformado más allá de esta banda de frecuencias de interés, de modo que en la salida digital final, D_OUTes a la velocidad de muestreo de Nyquist.

Paso 8: Comprender la sensibilidad del reloj de los ADCs CTSD

Hasta ahora, hemos comprendido cómo los ADCs CTSD mantienen la integridad continua de la señal de entrada, lo que simplifica enormemente el diseño de la cadena de señales. Esta arquitectura también tiene algunas limitaciones, principalmente en cuanto al reloj de muestreo, MCLK. El bucle modulador CTSD funciona según el concepto de integración de la corriente de error entre I_EN y yo_DAC. Cualquier error en este valor integrado haría que el DAC del bucle muestre el error y lo refleje en la salida. Para nuestro bucle integrador de primer orden, el valor integrado durante el periodo de muestreo de T_s para una constante I_EN y yo_DAC viene dada por

Para una entrada de 0, los parámetros que afectarían a este error de integración son

• La frecuencia del MCLK: Como se muestra en la ecuación 10, si la frecuencia del MCLK varía, el coeficiente RC que controla la pendiente de integración también debe reajustarse para encontrar el mismo valor integrado. Esto implica que un modulador CTSD está configurado para una frecuencia de reloj MCLK fija y no puede soportar una MCLK variable.
• Fluctuación del MCLK: El código del DAC y, por tanto, I_DAC cambia cada periodo de reloj T_s. Si la I_DAC período de tiempo cambia aleatoriamente, entonces el valor medio integrado sigue cambiando, como se muestra en la Figura 13. Así, cualquier error en el periodo de tiempo del reloj de muestreo en forma de fluctuación afectaría al rendimiento del bucle modulador.

Los ADCs CTSD son sensibles a la frecuencia y al jitter de un MCLK por las razones anteriores.⁵ Pero ADI ha identificado soluciones para evitar estos errores. Por ejemplo, los retos de generar y encaminar un MCLK preciso y de baja fluctuación a lo largo del sistema hasta el ADC pueden resolverse utilizando un cristal y un oscilador local de bajo coste cerca del ADC. El problema de la frecuencia de muestreo fija se ha resuelto utilizando la innovadora conversión de frecuencia de muestreo asíncrona (ASRC), que permite una frecuencia de datos de salida digital variable e independiente del MCLK de muestreo fijo. Más adelante se detallará más información al respecto.

Paso 9: ¡Voilà! ¡Todo lo que necesitas para explicar el concepto de CTSD a tus amigos!

La Parte 1 destacó algunas de las ventajas de la cadena de señales de un ADC CTSD, mientras que la Parte 2 se centró en las ventajas del bucle de modulación construido desde el Paso 1 hasta el Paso 6, utilizando el concepto de una configuración de amplificador operacional de bucle cerrado. La figura 11a también nos ayudó a visualizar estas ventajas.

La impedancia de entrada de un ADC CTSD es equivalente a la impedancia de entrada del amplificador inversor, que es resistivo y fácil de manejar. Utilizando técnicas innovadoras, la referencia utilizada por el DAC del bucle de modulación también se ha hecho resistiva. El muestreador del ADC está situado después del integrador y no directamente en la entrada, lo que permite un rechazo inherente del alias para las interferencias fuera de la banda de frecuencia de interés. Profundizaremos en cada una de estas ventajas y su correspondiente impacto en una cadena de señales en los próximos artículos de esta serie. En el siguiente artículo, empezaremos con la ventaja más singular: el rechazo inherente de los alias. Estate atento a la Parte 3 para ponerte al día sobre el rechazo de alias inherente y aprender más sobre su cuantificación utilizando un nuevo conjunto de métricas y parámetros de rendimiento introducidos por primera vez con el AD4134, que se basa en la arquitectura CTSD.

Referencias

¹ Hank Zumbahlen. "Mini tutorial MT-213: Amplificador inversor" Analog Devices, Inc, febrero de 2013.

² Walt Kester. "Tutorial MT-014: Arquitecturas DAC básicas I: DAC de cadena y DAC de termómetro (totalmente descodificado)" Analog Devices, Inc. 2009.

³ Luis Orozco. "Los amplificadores de transimpedancia de ganancia programable maximizan el rango dinámico de los sistemas de espectroscopia" Diálogo analógicovol. 47, nº 2, mayo de 2013.

⁴ Walt Kester. "Tutorial MT-022": Arquitecturas ADC III: Los fundamentos de los ADCs Sigma-Delta" Analog Devices, Inc. 2009.

⁵ Pawel CzaporReloj ADC Sigma-Delta - Más que nervioso." Diálogo analógicovol. 53, nº 3, abril de 2019.

Pavan, Shanthi, Richard Schreier y Gabor C. Temes. Comprender los convertidores de datos Delta-Sigma, 2^nd edición. Wiley, enero de 2017.

Agradecimientos

El autor desea agradecer a Praveen Varma y Roberto Maurino sus valiosos consejos para desarrollar esta forma simplificada de explicar la tecnología CTSD ADC.