El sintetizador de reloj de múltiples salidas con VCO incorporado presenta la baja fluctuación requerida para impulsar las entradas de reloj modernas ADC y DAC de alta velocidad

Los ADC de alto rendimiento más recientes no pueden alcanzar su potencial sin una señal de reloj de fluctuación ultrabaja y alta velocidad. El LTC6951 cumple con las demandas de los mejores ADC al producir una señal de reloj de hasta 2,7 GHz con un piso de ruido de banda ancha extremadamente bajo. La Figura 1 compara los resultados medidos de ADC SNR del LTC6951 con otras fuentes de reloj ADC.

Los requisitos de cantidad y rendimiento de los relojes de gama baja en los sistemas electrónicos aumentan constantemente con la complejidad y el rendimiento del sistema. Esto puede resultar en una costosa variedad de piezas, incluidos VCO, PLL, dispositivos de distribución de reloj y componentes de temporización para admitir señales de reloj. El LTC6951, por otro lado, reducciones complejidad y costo mediante la integración de un PLL/VCO de alto rendimiento y la distribución de cinco salidas de reloj de fluctuación ultrabaja. Además, el LTC6951 admite varios métodos de sincronización de software: EZSync™, ParallelSync^™ y EZ204Sync^™ (también conocido como EZParallelSync^™).

La última tendencia en interfaces digitales de convertidores de alta velocidad es la adopción del estándar JESD204B. Los dispositivos de reloj de generaciones anteriores a menudo son incompatibles con el estándar JESD204B debido a los diferentes requisitos de temporización y divisores de salida. El LTC6951 tiene en cuenta estas diferencias, por lo que es compatible con la subclase 1 de JESD204B. El LTC6951 presenta un método único de sincronización de alineación de referencia lineal llamado ParallelSync, que permite a los LTC6951 sincronizar en paralelo varios dispositivos JESD204B.

Con referencia a la Figura 2, el LTC6951 tiene dos configuraciones diferentes basadas en la configuración de los bits de registro de salida alineada de referencia (RAO). El método de sincronización deseado determina la configuración seleccionada. El LTC6951 se divide en tres bloques de circuitos principales: la sección de bucle de bloqueo de fase (PLL) y oscilador controlado por voltaje (VCO), la sección de distribución de reloj y la sección de control digital.

La sección PLL trabaja en conjunto con la referencia externa y el VCO interno de 4 GHz a 5,4 GHz para generar la frecuencia VCO deseada (f_VCO) como sigue:

para USD = 0:

para USD = 1:

donde f_árbitro es la frecuencia de entrada de referencia, R es el valor del divisor de entrada de referencia, N es el valor del divisor de retroalimentación PLL, P es el valor del divisor preescalar y M0 es el valor del divisor de salida. Cuando RA0 = 0, N es el valor de la sección de retroalimentación de VCO. Cuando RA0 = 1, el LTC6951 está en modo de salida alineada con la referencia y el valor del divisor de retroalimentación del VCO es N • P • M0. El modo de salida alineada con referencia permite al usuario alinear una o más salidas del LTC6951 con la entrada de referencia.

La sección de distribución del reloj recibe una señal en f_VCO/P, donde P es el valor del divisor P. Después del divisor P, la señal de reloj se distribuye en cinco canales separados. Cuando RAO = 0, cada uno de los cinco canales puede retrasar de forma independiente el primer flanco de un reloj de sincronización en cualquier número entero de 0 a 255 ciclos de reloj del divisor P. Cuando RAO = 1, la opción de retraso OUT0 está desactivada. Después de la función de retardo, cada canal puede dividir independientemente la frecuencia de una lista de valores divisores de 1 a 512. La señal de salida de los divisores se envía a un búfer que determina el tipo de señal de salida. Cuatro canales producen una señal CML diferencial de ruido ultra bajo capaz de producir frecuencias de hasta 2,7 GHz. El quinto canal crea una salida LVDS diferencial que puede producir velocidades de reloj de hasta 800 MHz.

La tercera y última sección es la sección de control digital, que controla las diversas funciones de temporización y se analiza en detalle en la sección "Métodos de temporización" de este artículo. La sección de control digital incluye una interfaz serial estándar de 4 hilos y pines para monitorear el estado de ciertos bits del programa.

Existe una compensación entre el uso de relojes ADC filtrados para un rendimiento SNR óptimo o relojes ADC sin filtrar para un mejor rendimiento de sesgo de reloj a reloj. Hay una serie de aplicaciones que tienen requisitos complejos de ajuste de reloj y sesgo de reloj a reloj. Los ejemplos incluyen convertidores JESD204B y sistemas de múltiples redes, como escáneres médicos y antenas de redes inteligentes. Filtrar múltiples relojes para el rendimiento y tener en cuenta las diferencias en los retrasos del filtro para cumplir con los requisitos de compensación puede ser problemático. El LTC6951 aborda estos desafíos de diseño al proporcionar una salida de reloj CML múltiple con 115 fs_RMS ±20ps jitter y sesgo de reloj. Para sistemas de reloj en red más grandes que requieren múltiples LTC6951, se puede lograr un sesgo de reloj de ±100 ps.

Para determinar el requisito de fluctuación para una entrada de reloj ADC ideal, consulte las ecuaciones 3 y 4. La ecuación 3 calcula la fluctuación de reloj total requerida para lograr el nivel deseado de SNR en una frecuencia de entrada analógica llamada escala completa. La ecuación 4 determina el requisito de fluctuación de reloj de entrada del ADC después de restar la fluctuación de apertura del ADC de la fluctuación de reloj total. El número de Aperture Jitter de ADC generalmente se proporciona en la hoja de ADC. La ecuación 3 y la figura 1 enfatizan que a medida que aumenta la frecuencia analógica de entrada del ADC, se requieren relojes de menor fluctuación para lograr el mejor rendimiento de SNR. Para obtener una discusión más detallada sobre los requisitos de fluctuación de reloj para los ADC, consulte la hoja de datos de LTC6951.

El LTC6951 ofrece tres modos de sincronización: EZSync, ParallelSync y EZ204Sync (o EZParallelSync). Las ventajas y desventajas de cada método se resumen en la Tabla 1 y en las descripciones a continuación.

EZSync independiente (Figura 3) sincroniza las cinco salidas del LTC6951 después de cambiar el pin de sincronización del LTC6951 o el bit SSYNC del registro SPI. Este método tiene el mejor rendimiento de Jitter, sesgo de reloj y el método de sincronización más simple.

Chip EZSync (Figura 4) aumenta el número de salidas de reloj de sincronización utilizando el LTC6951 como CONTROLADOR EZSync. Este método mantiene simples los requisitos de temporización de EZSync. Sin embargo, en el caso de dispositivos CONTINUOS (Figura 4), como el LTC6950 y el LTC6954, rendimiento aditivo de fluctuación, como se muestra en la Ecuación 5 y la Figura 5. El rendimiento del sesgo del reloj depende de varios factores, incluidas las diferencias de seguimiento del mapa entre los dispositivos EZSync. , retardo de propagación CONTINUO y rendimiento sesgado de los dispositivos EZSync individuales. El rendimiento del sesgo de reloj de EZSync se puede optimizar utilizando el bit SPI de retardo de salida LTC6951.

ParallelSync (Figura 6) el número de salidas de reloj de sincronización aumenta distribuyendo la referencia a varios LTC6951. Este modo mantiene el rendimiento de Jitter LTC6951 proporcionado por el modo independiente EZSync, porque el filtro de bucle LTC6951 suprime el ruido de entrada de referencia fuera de banda, como se muestra en la Figura 5. Los requisitos de tiempo son una función de la frecuencia de referencia (consulte la Figura 6 para el diagrama de tiempo SYNC to REF). El rendimiento de la compensación del reloj depende de las diferencias de longitud de seguimiento de la placa entre el circuito de distribución de referencia y el LTC6951, la compensación del reloj de referencia y la compensación de salida individual del LTC6951. El rendimiento del sesgo de reloj se puede optimizar utilizando el bit SPI de retardo de salida LTC6951.

La sincronización ParallelSync utiliza el modo de salida alineado con la referencia del LTC6951 (RAO = 1 en la Figura 2), que proporciona una latencia conocida entre el borde descendente de la señal de entrada de sincronización y el borde delantero de todas las salidas del LTC6951. El diagrama de temporización de ParallelSync en la Figura 8 explica cómo se pueden programar una o más salidas del LTC6951 para que se inicien en un momento específico.

EZ204Sync (o EZParallelSync) (Figura 7) es un método simple de sincronización de chips múltiples diseñado para aplicaciones JESD204B que requieren, entre otras, señales CLOCK y SYSREF. EZ204Sync mantiene el rendimiento inestable de ParallelSync, pero con una implementación más sencilla. Esto se logra mediante el uso de un distribuidor EZSync para actuar como un divisor R externo para las entradas de referencia PLL/VCO, como se muestra en la Figura 7.

Las salidas de todos los PLL/VCO están alineadas en fase. Sin embargo, esta arquitectura permite la alineación de fase de varios dispositivos PLL/VCO en cualquier ciclo divisor R. Por lo tanto, cada LTC6951 se alinea en fase de forma independiente, lo que permite al usuario encender y apagar LTC6951 individuales sin vincularlos al resincronizar todos los LTC6951. . Esta capacidad de sincronizar de forma independiente los LTC6951 individuales es ideal para las aplicaciones Subclase 1 JESD204B.

JESD204 es una interfaz de convertidor de datos en serie digital que ha sufrido dos revisiones importantes desde su especificación original en 2006. El objetivo original de JESD204 era simplificar y reducir el costo de la interfaz digital al reducir la cantidad de pines de salida del convertidor, el FPGA. pin y el área de la placa consumida al enrutar múltiples ADC a un FPGA. La última revisión, JESD204B, agregó la capacidad de establecer una latencia determinista entre el dispositivo lógico y los convertidores de datos. En los últimos años, un gran porcentaje de los nuevos convertidores IC y FPGA han adoptado la interfaz JESD204B.

Para habilitar el ciclo determinista, JESD204B agregó dos nuevas subclases, la subclase 1 y la subclase 2. La subclase 1 es el modo seleccionado cuando los relojes del convertidor son más rápidos que 500 Msps.

La subclase 1 de JESD204B agregó una señal de alineación SYSREF. Desde la perspectiva del circuito integrado del reloj, SYSREF está alineado en fase con la señal del reloj y puede oscilar entre un solo pulso y varios pulsos en múltiplos enteros del período del reloj del convertidor. Como resultado, muchos dispositivos de reloj existentes no tenían el rango divisor para soportar el reloj JESD204B y las señales SYSREF.

El LTC6951 cumple con JESD204B subclase 1, ya que el rango del divisor de salida LTC6951 es de 1 a 512. Además del ejemplo de EZ204Sync en la Figura 7, la Figura 9 proporciona un ejemplo de EZSync independiente de un LTC6951 sincronizando dos convertidores JESD204B. La Figura 10 muestra un ejemplo de ParallelSync de múltiples LTC6951 sincronizando múltiples convertidores JESD.

Placa de demostración LTC6951 (www.analog.com/en/products/LTC6951) y LTC6951Wizard^™ simplificar enormemente la evaluación y el diseño. Estas herramientas pueden:

• Lectura/escritura en registros SPI LTC6951 (Figura 11)
• Calcule los parámetros del programa y diseñe los filtros de bucle según el plan de frecuencia (Figura 12)
• Simule la respuesta en los dominios de tiempo y frecuencia según la configuración del programa y el diseño del filtro de bucle (Figura 12)

Para la evaluación inicial, el asistente LTC6951 proporciona archivos de parámetros de programa basados ​​en hojas de muestra LTC6951 y circuitos de aplicación típicos. Para evaluar un plan de frecuencia personalizado, el LTC6951Wizard proporciona un archivo de ayuda con ejemplos paso a paso del uso del LTC6951 Wizard para calcular la configuración de registro, diseñar el filtro de bucle y calcular los registros LTC6951 SPI.

El LTC6951 produce frecuencias de reloj de hasta 2,7 GHz con el piso de ruido de banda ancha más bajo de la industria para un dispositivo de distribución de reloj. Esto permite que el LTC6951 registre directamente ADC de alta velocidad con objetivos SNR muy desafiantes y sesgos de reloj a reloj. La variedad de modos de sincronización del LTC6951 permite a los diseñadores optimizar la facilidad de sincronización, la fluctuación del reloj y la cantidad de relojes necesarios. El LTC6951 admite esquemas de reloj convertidor JESD204B Subclase 1. Para simplificar aún más el diseño, se proporciona un asistente LTC6951 para guiar al usuario a través del diseño, la simulación y la evaluación de prueba del LTC6951.