Introducción a JESD204C: Novedades y novedades para usted—Parte 1

Las aplicaciones con uso intensivo de datos en muchas industrias continúan ampliando los límites para entregar datos de carga útil de manera rápida y eficiente. Las redes de comunicaciones 5G emplean sistemas que exigen más ancho de banda en la infraestructura y sus componentes de conexión. En las industrias aeroespacial y de defensa, esto se traduce en procesar más información en menos tiempo en aplicaciones de radar e instrumentos de análisis de datos complejos. En relación con esto, las pruebas y el análisis de esta rápida expansión del ancho de banda se traducen en la necesidad de una mayor velocidad y capacidad en los equipos de prueba electrónicos.

Esta demanda cada vez mayor de datos ha llevado a la necesidad de que la Asociación de Tecnología de Estado Sólido JEDEC presente la última evolución en el estándar JESD204 para enlaces seriales de alta velocidad entre convertidores de datos y dispositivos lógicos. La revisión B del estándar, lanzada en 2011, impulsó las velocidades de datos del enlace serial a 12,5 Gbps y aseguró una latencia determinista de un ciclo de energía al siguiente, al mismo tiempo que permitía los requisitos de mayor ancho de banda de las aplicaciones basadas en convertidores en ese momento. La revisión más reciente del estándar, JESD204C, se lanzó a fines de 2017 para continuar respaldando la tendencia ascendente en los requisitos de rendimiento para esta generación y los sistemas de procesamiento de datos multigigabit de la próxima generación. El subcomité JESD204C estableció cuatro objetivos de alto nivel para esta nueva revisión del estándar: aumentar las velocidades de los carriles para admitir las necesidades de aplicaciones de ancho de banda aún mayores, mejorar la eficiencia de la entrega de la carga útil y proporcionar una mayor solidez del enlace. Además, querían escribir una especificación que tuviera más claridad que JESD204B y, al mismo tiempo, corregir algunos de los errores que había en esa versión del estándar. También se deseaba que estuviera disponible una opción compatible con versiones anteriores de JESD204B. La especificación completa de JESD204C está disponible a través de JEDEC.

Este manual de dos partes sirve como una introducción al estándar JESD204C al resaltar las diferencias con el JESD204B y detallar las nuevas características clave destinadas a cumplir los objetivos establecidos anteriormente y crear una interfaz más fácil de usar al tiempo que brinda la capacidad de ancho de banda necesaria para una variedad de industrias La primera parte de esta serie proporciona una visión de alto nivel de estas diferencias y las nuevas funciones. La segunda parte profundizará un poco más en las nuevas funciones más importantes.

Resumen de los cambios para JESD204C

La especificación JESD204C se ha organizado para mejorar la legibilidad y la claridad, e incluye cinco secciones principales. La sección "Introducción y requisitos comunes" cubre los requisitos que se aplican a todas las capas de la implementación. Las secciones para las capas física, de transporte y cada una de las capas de enlace de datos (8b/10b, 64b/66b y 64b/80b) cubren los requisitos que se aplican específicamente a esas capas de la implementación. Se introducen varios términos nuevos en el estándar, en su mayoría asociados con las nuevas capas de enlace 64b/66b y 64b/80b, así como con el nuevo proceso de sincronización para estas capas de enlace. Si bien la capa de transporte permanece intacta desde JESD204B, la capa física ha sufrido bastantes cambios. Los cambios antes mencionados, junto con pequeños cambios en el reloj y la sincronización y la adición de la corrección de errores de reenvío (FEC), se resumen en las siguientes secciones.

Nueva terminología

Hay varios términos nuevos y parámetros de configuración introducidos en JESD204C que se utilizan principalmente para describir las funciones asociadas con las capas de enlace 64b/66b y 64b/80b. La Tabla 1 enumera los términos y parámetros más relevantes junto con una breve descripción de cada uno. Estos se describirán con más detalle en las siguientes secciones.

Capa de transporte

Para JESD204C, la capa de transporte permanece intacta desde JESD204B. Los marcos de datos ensamblados en la capa de transporte se envían a través del enlace en bloques de 8 octetos. Se han realizado cambios en la organización, el texto y las figuras de esta sección de la norma para brindar mayor claridad.

Debido a la naturaleza de los esquemas de codificación de 64 bits, existen algunas configuraciones en las que los límites de las tramas no se alinearán con los límites de los bloques (las tramas pueden no incluir exactamente ocho octetos). Los detalles y las implicaciones de esto se tratarán en la segunda parte de esta serie.

Capa de enlace de datos

Como se indicó anteriormente, hay dos secciones principales del estándar que cubren los diferentes esquemas de capa de enlace de datos. El esquema de codificación 8b/10b de versiones anteriores del estándar JESD204, incluido el uso del pin SYNC~ y el uso de caracteres K.28 para sincronización, alineación de carriles y monitoreo de errores, permanece intacto como una opción compatible con versiones anteriores. Sin embargo, es probable que la mayoría de las aplicaciones, a largo plazo, utilicen uno de los nuevos esquemas de codificación de 64 bits que se agregaron en JESD204C. El esquema 64b/66b proporcionará la mayor eficiencia y se basa en IEEE 802.3. Si bien se conoce como codificación, en realidad no hay ninguna codificación (similar a 8b/10b). El esquema solo agrega dos bits de encabezado a 64 bits de datos de carga útil. Dado que este es el caso, la codificación es obligatoria para mantener el equilibrio de CC y garantizar suficiente densidad de transición para que el reloj y los circuitos de recuperación de datos (CDR) en el receptor JESD204C puedan recuperar el reloj de manera confiable. Esto se tratará con más detalle en la segunda parte de esta serie. También se ha agregado una opción 64b/80b que mantiene las mismas relaciones de reloj que el esquema 8b/10b al tiempo que permite el uso de nuevas funciones como la corrección de errores de reenvío. Ninguno de los esquemas de codificación de 64 bits es compatible con la codificación 8b/10b utilizada en JESD204B.

Capa fisica

JESD204C ha aumentado el límite superior de las velocidades de carril a 32 Gbps mientras mantiene el límite inferior de 312,5 Mbps establecido en revisiones anteriores. El límite superior en JESD204B es 12,5 Gbps. Si bien no está estrictamente prohibido, la codificación 8b/10b no se recomienda para velocidades de carril superiores a 16 Gbps y ninguno de los esquemas 64b se recomienda para velocidades de carril inferiores a 6 Gbps.

JESD204C introduce dos categorías de clases para definir las características de la interfaz física. La Tabla 2 enumera la tarifa de carril asociada con cada clase. La Tabla 3 enumera los tipos de canales dentro de la Clase C y las características de énfasis y ecualización asociadas.

JESD204C también presenta el concepto de margen operativo de canal (JCOM) JESD204, que se utiliza para confirmar el cumplimiento del estándar de capa PHY de Clase C. Este cálculo del margen operativo complementa las máscaras oculares que aplican las implementaciones de la capa PHY de Clase B que se describen en esta y en revisiones anteriores de la norma.

Reloj y Sincronización

JESD204C conservará el uso de SYSREF y el reloj del dispositivo como se define en JESD204B. Sin embargo, cuando se usa cualquiera de los esquemas de codificación de 64 bits, en lugar de alinear el LMFC, el SYSREF se usa para alinear el contador multibloque extendido local (LEMC) para proporcionar un mecanismo para la latencia determinista y la sincronización multichip.

El proceso de sincronización para los esquemas de codificación de 64 bits es completamente diferente al utilizado en JESD204B. La señal SYNC se eliminó y la inicialización de sincronización y el informe de errores ahora se manejarán en el software de la capa de aplicación. Por lo tanto, no hay sincronización de grupo de código (CGS) ni secuencia de alineación de carril inicial (ILAS). La sincronización del encabezado de sincronización, la sincronización multibloque ampliada y la alineación multibloque ampliada son nuevos términos relacionados con la sincronización que se utilizan para describir el proceso de sincronización. Cada una de estas fases de sincronización se logra utilizando una palabra de sincronización de 32 bits. Esto se discute en detalle en la segunda parte de esta serie.

Tenga en cuenta que para la codificación 8b/10b, se conservan tanto los pines SYNC como el ILAS.

Latencia determinista y sincronización multichip

Como se indicó anteriormente, el mecanismo para lograr la latencia determinista y la sincronización multichip permanece casi intacto desde JESD204B. Cuando se utiliza uno de los esquemas de codificación de 64 bits, no existe la opción Subclase 2. En cambio, solo se admite la operación de Subclase 1 y la señal SYSREF se usa para alinear el LEMC en todos los dispositivos en el subsistema JESD204.

Corrección de errores de reenvío

Para cumplir con el objetivo de proporcionar un enlace más robusto a velocidades de carril más altas, se ha incluido una opción FEC en JESD204C. Este algoritmo se basa en códigos de incendio y puede ser particularmente útil para aplicaciones de instrumentación. Esta es una función opcional que solo está disponible cuando se utiliza uno de los esquemas de codificación de 64 bits.

Los códigos de incendio son códigos cíclicos que corrigen errores de ráfaga única. La ventaja de los códigos cíclicos es que sus palabras de código se pueden representar como polinomios, a diferencia de los vectores, sobre un campo finito. Los códigos de incendios utilizan un síndrome que se puede dividir en dos componentes para una decodificación más rápida.

Más información

Próximamente, en la segunda parte de la serie de manuales básicos JESD204C, profundizaremos un poco más en los elementos clave del estándar JESD204C que permiten la tecnología de resolución de problemas que describimos en los párrafos iniciales. Específicamente, las mejoras en la eficiencia del ancho de banda habilitadas por el esquema de codificación 64b/66b se analizan más de cerca, al igual que la especificación de la capa física de 32 Gbps que aumenta el ancho de banda. También se proporciona más profundidad sobre el nuevo proceso de sincronización, así como el aspecto opcional de corrección de errores de reenvío del estándar que mejora la solidez del enlace.

Para obtener más información sobre JESD204 y su implementación en los productos de Analog Devices, visite la página de interfaz serial JESD204 de ADI.