Arquitectura y técnicas emergentes de conversión de datos

INTRODUCCIÓN

Los avances en las arquitecturas y el rendimiento de los convertidores de datos están atrayendo mucho la atención de la comunidad científica. [1-5]. De vez en cuando surgen nuevas arquitecturas y técnicas de conversión en respuesta a las diferentes necesidades de las aplicaciones. Algunas de las arquitecturas más nuevas están surgiendo junto con las establecidas, como ADC de aproximación sucesiva, ADC canalizados, DAC de cadena de resistencia y más. Mientras que otras arquitecturas no duran demasiado, siguen un proceso similar a la selección darwiniana.

Algunas innovaciones están impulsadas por desafíos tecnológicos intrínsecos solo a los convertidores. Por ejemplo, a través de la necesidad de mitigar las limitaciones de linealidad asociadas con la coincidencia de dispositivos, o aquellas limitaciones debidas a la influencia de un parámetro de transistor finito. La intención en estos casos es aumentar el rendimiento dinámico de la conversión o mejorar la eficiencia energética.

En otros casos, las motivaciones para innovar son mucho más pasivas para los propios conversos. Entre ellos se encuentran, por ejemplo, la necesidad de integrar ICTs/DACs con SoCs/SiPs, adaptando su superficie o potencia a determinadas limitaciones. O la necesidad de interconectar eficientemente convertidores de datos con sensor/RF/funcionalidad de señal mixta o integrarlos con procesamiento digital en cadenas de señales complejas.

En otras circunstancias, puede haber más de una mezcla de innovación intrínseca y extrínseca. Tal es el caso de la necesidad de hacer que los convertidores sean viables para una litografía más fina, lo que a su vez puede presentar nuevos dispositivos y desafíos de interconexión.

Tal variedad de requisitos y condiciones básicas dan como resultado muchos tipos de convertidores completamente diferentes. Esto puede desafiar la capacidad de los diseñadores para evaluar y comparar objetivamente diferentes opciones arquitectónicas. También puede ser difícil desarrollar una taxonomía consistente para guiar la selección de soluciones.

Una forma de diferenciar es evaluar la eficiencia energética con la que un convertidor en particular realiza su función. Este último generalmente se evalúa y rastrea a través de una serie de hechos populares de mérito (FOM). [1, 3-4].

Los FOM están destinados a una comparación rápida de ADC/DAC similares y para capturar las compensaciones fundamentales entre el consumo de energía, el ancho de banda de la señal y la pureza espectral. Pero, con el tiempo, los FOM también se han utilizado para resaltar las tendencias de rendimiento, para resaltar las fortalezas y debilidades de la arquitectura. Quizás en algunos casos, los FOM casi han sido promovidos a otro estado de especificación de diseño, y esto puede incluso resultar en una recompensa deliberada por la publicación científica. La comunidad técnica reconoce los efectos no deseados de los FOM [7].

Pero nuevos puntos en la nube de puntos FOM aparecen regularmente como resultado de lo que están trabajando los diseñadores, que está influenciado por la aplicación y la dinámica empresarial. Por lo tanto, la aparición de nuevos puntos no debe confundirse con una indicación de lo que podría hacer una tecnología convertidora en términos absolutos (cierto nivel de correlación con el potencial tecnológico en la tendencia FOM no debe confundirse con prisa y causalidad).

Con esto en mente, en este artículo se revisan dos clases emergentes de técnicas y arquitecturas de convertidores: convertidores de dominio de tiempo y convertidores de detección de compresión. Ninguno de ellos cumple por completo los objetivos de FOM, pero merecen la atención de la comunidad de convertidores de datos técnicos. Los caminos abiertos y tomados por estas arquitecturas innovadoras están bien justificados con un conjunto diverso de objetivos, cuya comprensión puede ayudar a guiar los próximos pasos.

Lo que se discute aquí no pretende ser exhaustivo. Se proporcionan referencias de publicaciones para que el lector profundice en muchos temas. Sin embargo, este artículo intenta llamar la atención de la comunidad técnica sobre casos tan interesantes y al mismo tiempo ofrecer algunas observaciones originales sobre ellos.

Este documento está organizado de la siguiente manera. La Sección II analiza cómo se produce la innovación del convertidor de datos como una simbiosis entre las necesidades de la aplicación y los avances tecnológicos y dónde la creciente demanda de FOM energéticamente eficientes puede introducir puntos ciegos innecesarios. La Parte III analiza los convertidores de dominio del tiempo y proporciona comentarios sobre su evolución futura. La Parte IV analiza el muestreo compresivo y proporciona una breve descripción de los avances arquitectónicos recientes. En la sección V se extraen algunas conclusiones.

II. EL PROGRESO rara vez ocurre en una LÍNEA DIRECTA

A. ¿Qué se puede pasar por alto al centrarse demasiado en FOM?

Antes de hablar de los conversos emergentes, vale la pena señalar lo que puede ocultar el enfoque de FOM.

Un ADC FOM de uso común es el llamado Schreier FOM, medido en dB/J (aunque la unidad de "julios" generalmente se descarta) y definido de la siguiente manera [1]:

donde SNDR es la relación señal/ruido y distorsión, también en dB y medida para entradas de alta frecuencia (de ahí el subíndice hf en el símbolo FOM), P es el consumo de energía correspondiente, expresado en vatios, y BW es el ancho de banda de la señal de entrada medida en Hz. Generalmente se supone que BW es igual a la tasa de muestreo fs dividido por la tasa de sobremuestreo OSR. Con esta definición es posible comparar los convertidores de Nyquist (con BW=fs/2) y convertidores de sobremuestreo juntos [1]. La Figura 1 muestra un diagrama de dispersión basado en los ADC publicados durante las últimas dos décadas en las conferencias ISSCC y VLSI. [6].

Higo. 1. Diagrama de dispersión Schreier FOM versus ancho de banda de señal para publicaciones en ISSCC y VLSI entre 1997 y 2017.

Aunque esto representa un panorama completo de lo que se lanzó en estas dos conferencias, es fácil notar que la mayoría de los nuevos puntos de datos (los indicados por los cuadrados y los diamantes) corresponden a los ADC de mayor ancho de banda. línea punteada diagonal denominada "frente tecnológico". Se encuentra una distribución similar de nuevos puntos de datos, año tras año, con nuevos puntos que empujan las asíntotas rotas hacia una banda más ancha y un FOM más alto. Del mismo modo, no todos los documentos aceptados en estas conferencias deberían establecer un FOM significativamente mejor, siempre que se muestren innovaciones valiosas en otros aspectos importantes, como lo muestran algunos puntos nuevos a lo largo de la línea punteada.

Sin embargo, aunque esta imagen es reveladora en términos de eficiencia energética, debe usarse con precaución. Puede ser contrario a la intuición que no es un cuadro de mando de innovación definitivo de esta área e incluso puede ser engañoso. Considere algunos contraejemplos de la vista FOM. Porque aunque cuantitativa y objetiva, tal representación pierde relevancia en la innovación arquitectónica que no se presenta para su publicación en primer lugar, o, aunque se aborden otros temas valiosos, no necesariamente se destaca en FOM, y si por lo tanto se corre el riesgo de que se descuidará o se desarrollará más.

Por ejemplo, algunas empresas que están desarrollando, entre otras cosas, no publican convertidores de datos de alta velocidad innovadores que se integren en sistemas más complejos. Esto es cierto para las aplicaciones comerciales en sistemas de comunicación de infraestructura inalámbrica óptica, alámbrica y de ultra banda ancha, así como aplicaciones de defensa y espacio (cabe señalar que existen normas específicas que prohíben las publicaciones en el caso de funciones relacionadas con la protección). Las tecnologías que no son CMOS, como las tecnologías ópticas o heterogéneas, a veces también se utilizan para estas aplicaciones y las bandas pueden gestionar señales que pueden, en cualquier momento, ser un orden de magnitud más largas que el frente tecnológico Fig. 1.

También hay casos en los que se permite que la electrónica use tanta energía como sea necesario para lograr objetivos de rendimiento ambiciosos. Para estos, el FOM o tamaño físico no se compararía favorablemente con el que se muestra en la Fig. 1. Hay que decir que aunque se trata de valores atípicos, si se tienen en cuenta sumando sus puntos en el diagrama de dispersión, pueden distorsionar la regularidad de la distribución de la Figura 1.

Además, como se mencionó anteriormente, la asíntota horizontal, conocida como el "frente de la arquitectura", no ve muchos puntos nuevos agregados año tras año. Esto puede indicar una innovación obsoleta en ADC de bajo ancho de banda1. Aunque en realidad, hay muchas innovaciones de convertidores relevantes para aplicaciones de banda estrecha que no están enfocadas en optimizar FOM. De hecho, la gran mayoría de los convertidores comerciales desarrollados cada año manejan un ancho de banda mucho menor que los cercanos al "frente tecnológico". Muchos ADC notables de este tipo se han introducido cada año, a menudo denominados "convertidores de precisión" (bajo ancho de banda, alto rango dinámico), que abordan problemas de aplicaciones muy importantes de formas muy innovadoras, pero rara vez se revelan intencionalmente en publicaciones. Estos convertidores se basan en circuitos patentados y técnicas algorítmicas y también aprovechan las capacidades de tecnología de procesos especiales para lograr una linealidad y un rendimiento de ruido muy altos. Todos estos tipos de innovaciones están protegidos por secretos comerciales y patentes y, a menudo, se considera contraproducente darles una gran visibilidad en la literatura abierta. Como era de esperar, ninguno de estos datos se publicará intencionalmente aquí. Aunque el lector interesado puede confirmar estas afirmaciones consultando extensamente los casos relevantes, que están disponibles públicamente en los sitios web de las oficinas de patentes de EE. UU. y la UE.

En conclusión, los FOM son herramientas muy útiles si se usan con cuidado. Sin embargo, la eficacia de la conversión es sólo un objetivo entre otros para observar el progreso de los conversos. El énfasis excesivo en la eficiencia de conversión en conferencias prestigiosas inevitablemente alentará y desarrollará terribles líneas de investigación a expensas de otras direcciones importantes. En segundo lugar, aunque no menos importantes, las tendencias basadas en FOM pueden pasar por alto importantes innovaciones de la industria.

B. Cuando un requisito de aplicación desencadena un punto de inflexión importante

Las tendencias en las áreas de aplicación son un factor clave y el progreso de las especificaciones de la señal puede cambiar significativamente en un espacio de aplicación, lo que provocaría desplazamientos tecnológicos.

Por ejemplo, a menudo se requieren convertidores de alta velocidad en los sistemas de infraestructura inalámbrica celular. [10]. Hace aproximadamente seis años, se requería una ruta de señal de recepción para una estación base celular (BTS) para manejar una señal como un canal GSM multiportadora con un ancho de banda RF BW de 75 MHz o un canal CDMA con RFBW = 100 MHz. El requisito para la generación anterior era de unos 40 MHz, y unos tres años más tarde, la próxima generación de BTS requería un ancho de banda de RF de BW = 200 MHz. Hoy, el consenso para los llamados sistemas de quinta generación (5G) para BTS [12] ser capaz de manejar bandas de RF de BW=1GHz~1.2GHz.

Por lo tanto, si se usa un ADC para digitalizar la banda base en un esquema de receptor homodino, su frecuencia de muestreo debe duplicarse aproximadamente al cambiar de la generación de 40 MHz a la generación de 100 MHz, y luego duplicarse nuevamente para habilitar la generación de 200 MHz. Pero el ADC de próxima generación necesitaría de cinco a seis veces la frecuencia de muestreo de su predecesor para procesar la banda de 1 a 1,2 GHz. Por lo tanto, mientras que una transferencia de tecnología de proceso apropiada para casi la misma arquitectura ADC puede cumplir el requisito en los primeros casos, se requiere un cambio significativo en la arquitectura en el último caso.

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Siguiendo el mismo espacio de aplicación, la progresión de los requisitos del convertidor puede volverse menos lineal que en el ejemplo anterior. Por ejemplo, si se tiene en cuenta el popular esquema de receptor heterodino, el ADC puede utilizarse para digitalizar el canal de comunicación deseado con la banda BW pero enfocado a una frecuencia intermedia fDOS, excepto banda base/FI cero. En la generación de sistemas BW de 100 MHz, dicha frecuencia de FI generalmente se eligió entre 150 MHz y 350 MHz. Durante la generación de sistemas de 200 MHz, algunos diseños de BTS han tenido su fDOS a una frecuencia ligeramente superior. Entonces, nuevamente, es muy difícil duplicar la frecuencia de muestreo, pero no necesariamente afecta la arquitectura del convertidor de recepción.

Sin embargo, en algunos casos posteriores, el requisito de la señal de entrada al ADC se ha cambiado a una frecuencia mucho más alta. Es decir, la conversión de frecuencia de RF a IF se traslada del dominio analógico, antes del ADC, al dominio digital, inmediatamente después de la digitalización. En otras palabras, la señal de banda ancha de 200 MHz que debe muestrear el ADC no se centra en unos pocos cientos de megahercios; ahora está a unos pocos GHz. Y aunque la reducción de muestreo es una forma posible, el requisito es utilizar la primera banda de Nyquist para la adquisición. Cuando se trata de comunicaciones celulares 5G, los diseñadores distinguen entre sistemas sub-6 GHz, donde el canal de RF se coloca por debajo de 6 GHz, y sistemas de ondas milimétricas, donde el canal está entre 29 GHz y 32 GHz aproximadamente. [12]. Entonces, por ejemplo, si un ADC 10-12GSPS se puede usar como digitalizador de RF [11] en la ruta de recepción de un sistema por debajo de 6 GHz, duplicando fS 20-24GSPS puede tener una ventaja adicional en términos de ganancia de procesamiento y en términos de requisitos de filtrado analógico. Sin embargo, los sistemas de ondas milimétricas requieren un enfoque completamente diferente.

Además, la formación de haces es una de las otras tecnologías requeridas por los sistemas de comunicación 5G. La capacidad de establecer un enlace de comunicación de recepción/transmisión dirigido espacialmente entre ciertos dispositivos móviles y la BTS se logra a través de conjuntos de antenas en fase, cada una de las cuales puede tener su propia cadena de señal mixta/RF. Si bien la eficiencia de la potencia de procesamiento (FOM) es ciertamente muy importante, el tamaño y el peso de la electrónica introducen requisitos muy restrictivos en el diseño del sistema que también se aplican a los convertidores de datos. Se está prestando mucha atención a las arquitecturas de convertidores que pueden tener un área de superficie muy compacta, adaptarse bien a las tecnologías de procesos a nanoescala y pueden integrarse en un gran número de formas. Esto incluye arquitecturas clásicas de ADC SAR. Pero también incluye clases emergentes de convertidores, como los convertidores de tiempo a digital y los convertidores de digital a tiempo que se analizan en las siguientes secciones.

C. Cuando un convertidor es un catalizador

El ciclo de innovación no solo funciona en el sentido de un desafío de aplicación que resulta en una solución de ingeniería. También funciona en la dirección opuesta, donde los avances tecnológicos permiten aplicaciones que antes eran impracticables o concebibles.

Por ejemplo, mientras que el recorte ha sido una práctica bastante común en los circuitos analógicos de precisión durante muchos años, a pesar de mucha investigación, la autocalibración se ha convertido realmente en la corriente principal en el diseño de convertidores de datos industriales en los últimos quince años más o menos. Las técnicas de autocalibración han aliviado las compensaciones de diseño analógico entre coincidencia, área, ruido y linealidad, consumo de energía, velocidad [8, 1]. Por esta razón, a mediados de la década de 2000 hubo una rápida expansión en términos de innovación en la arquitectura de convertidores, empujando los frentes de rendimiento en diferentes direcciones, especialmente en los procesos CMOS. [1]. Inicialmente, los ADC 8-10b pasaron de frecuencias de muestreo de unos pocos cientos de MSPS al rango GSPS, a través de una combinación de una reducción significativa en el tamaño del circuito (corrección de calibración para la limitación correspondiente, lo que permitió una reducción en el tamaño y por lo tanto de aceleración en la velocidad) y dos vías simples ("ping-pong") entrelazadas. Luego, se agregaron mejoras adicionales a la autocalibración central, así como interpolación de tiempo de alto orden (8 o más sub-ADC) con la ayuda de la calibración de desajuste de canal, lo que permite que 12 -14b ADC a la velocidad de Nyquist rompan la barrera de velocidad de GSPS. [1, 2, 11]. Se han utilizado varias técnicas de autocalibración en los ADC de tiempo continuo △Σ para controlar la dispersión paramétrica en los filtros de bucle, los retrasos de retroalimentación y para linealizar los DAC de retroalimentación. Esto permite que tales arquitecturas digitalicen cientos de MHz de ancho de banda de señal en una frecuencia central hasta el rango bajo de GHz. [10].

Como resultado, recordando los ejemplos de la sección anterior, los sistemas de comunicación celular inalámbricos han tenido un impacto positivo en la capacidad de utilizar la exploración y síntesis de RF. Esto ha hecho posible mover gran parte de la funcionalidad de modulación/demodulación del dominio analógico/RF al dominio digital, con una ventaja significativa en términos de integración, flexibilidad/programabilidad, tiempo de desarrollo, etc.

Asimismo, la importante reducción de tamaño y potencia que permiten las nuevas técnicas de autocalibración ha llevado a una importante miniaturización/integración en los sistemas de instrumentación médica donde los convertidores de datos también han sido una de las barreras. como sistemas de ultrasonido, etc. con un beneficio significativo para nuestro bienestar.

Finalmente, mientras que la filosofía de desarrollo de los sistemas analógicos ha sido tradicionalmente diseñar para un rendimiento óptimo, dejando el ajuste y la calibración para compensar las imperfecciones de fabricación, los avances recientes en la autocalibración cambian esta estrategia a rápida. En el futuro, se planea un diseño conjunto analógico-digital más profundo. Por ejemplo, para superar aún más las limitaciones de potencia/velocidad, las prioridades arquitectónicas del convertidor de datos pueden inclinarse hacia esas opciones, aunque se caractericen por una alta no linealidad predecible y corregible, que puede acelerar significativamente permitir una potencia mayor o menor o menor. distancia, haciendo que la tarea sea lineal. con algoritmos y software de autocalibración [1-3, 37].

tercero CONVERTIDORES DE TIEMPO A DIGITAL (TDC) Y DE TIEMPO A DIGITAL (DTC)

A. Justificación para explorar convertidores de datos en el dominio del tiempo

El escalado del dispositivo MOS va acompañado del escalado de la tensión de alimentación. Las compensaciones difíciles entre el margen de la señal, el ruido, la linealidad, el ancho de banda, el consumo de energía y la coincidencia de dispositivos limitan el rendimiento de los circuitos analógicos en el dominio del voltaje; incluyendo convertidores de datos [8].

A principios de la década de 1990, en respuesta al problema del espacio libre reducido para la oscilación de la señal en modo voltaje, los investigadores exploraron los circuitos en modo corriente. [9]. Pero aunque no siempre hay un límite estricto que se explica por sí mismo en el rango de corriente, las corrientes y los voltajes están relacionados entre sí por impedancias finitas de nodo. Por supuesto, las condiciones de contorno básicas para el procesamiento de modo de voltaje condujeron a desafíos homólogos en los sistemas de modo actual. Además, muchas fuentes de señal, sensores y actuadores son dispositivos de modo de voltaje, lo que hace que los transductores de voltaje-corriente y corriente-voltaje sean nuevos cuellos de botella inevitables.2.

Mientras tanto, aunque la tasa de reducción de los voltajes de suministro se ha ralentizado desde entonces, el problema del margen de voltaje no ha desaparecido. Los diseñadores analógicos comenzaron a estudiar otra variable analógica que podría usarse para representar y procesar información: los intervalos de tiempo.3. Los circuitos en el dominio del tiempo, como los bucles de bloqueo de fase (PLL) o los bucles de bloqueo de retardo (DLL), son arquitecturas maduras y el trabajo pionero en los convertidores de datos en el dominio del tiempo se remonta a muchos años. Los convertidores de tiempo a digital (TDC) y de digital a tiempo (DTC) son componentes importantes de los sistemas de temporización/cronometraje digitales y semidigitales. [1].

B. Circuitos primarios TDC/DTC

Dos de las primitivas de circuitos analógicos más importantes en términos de tiempo de procesamiento son el inversor CMOS y el flip-flop activado por borde D (DFF). [1, 13]. Las señales en el dominio de voltaje/corriente procesadas por TDC/DTC tienden a tener una forma aproximadamente rectangular o, especialmente a altas frecuencias, una forma sinusoidal distorsionada. Aunque lo realmente importante no es su forma. Lo que importa es cuando estas señales cruzan un conjunto de umbrales preestablecidos, que determinan el tiempo de transición de 0 a 1 o de 1 a 0. Este período de transición se denomina tiempo de "cruce por cero".

En los TDC/DTC, el inversor CMOS a menudo se desenergiza para que pueda ajustar su retardo de puerta a través de un IC de corriente de control o un VC de voltaje de control y se usa para realizar una unidad de retardo de control de voltaje (VCDU) como en el ejemplo que se muestra. en la Fig. 2 [13]. La entrada está representada por una señal ϕenaunque la salida es una señal ϕafuera. V es la variable de control en este ejemplocontra, y puede cambiar el retardo de puerta neto 𝛥T. La pequeña ganancia de señal G𝜙 en el punto de reposo del VCDU de la característica voltaje-tiempo determina la capacidad de esta primitiva para procesar el tiempo [13].

Higo. 2. a) Unidad de retardo controlado por voltaje (VCDU); (b) implementación de un posible circuito basado en un inversor de baja corriente; (c) diagrama de tiempo de la entrada 𝜙en y sal 𝜙afuera; (d) un ejemplo de una característica de fase de voltaje de VCDU donde una región lineal central puede identificarse con una ganancia de fase de voltaje lineal correspondiente G𝜙.

VCDU como FIG. 2 u otros, especialmente los implementados en forma diferencial, son bloques de construcción para VCO de oscilador en anillo y líneas de retardo controladas por voltaje que luego se utilizan para el procesamiento de señales en tiempo continuo.

La otra primitiva en el dominio del tiempo es el flip-flop disparado por borde (DFF) tipo D, como el que se muestra en la figura. 3. El DFF se puede usar como un análogo primitivo para lograr una función de comparación a partir de, dados dos pulsos, digamos 𝜙en y 𝜙árbitroimpulsados ​​respectivamente por su entrada D y su entrada de reloj, como se muestra en la Fig. 3, devolverá un 1 lógico en su salida Q cuando 𝜙en plomo 𝜙árbitro (𝜙en < 𝜙árbitro) y 0 en caso contrario (𝜙en ≥ 𝜙árbitro).

Higo. 3. Un flip-flop tipo D de flanco positivo (DFF) utilizado como comparador de modo de tiempo.

El VCDU y el DFF se pueden usar para construir una amplia variedad de TDC y DTC similares a las muchas arquitecturas descritas en excelentes tutoriales como [13] y [14].

Uno bastante simple es el flash en el dominio del tiempo que se muestra en la Fig. 4. Aquí, el retardo de puerta VCDU 𝛥T se usa para establecer los umbrales del comparador en el dominio del tiempo y, por lo tanto, establece el tamaño cuántico nominal y la resolución del convertidor. Los cuantos más finos se pueden lograr mediante la interpolación en fase entre las salidas de dos elementos de retardo o mediante el uso de un "mapeo de tiempo" deslizante logrado mediante la introducción de una segunda línea de retardo controlada por un voltaje de cambio de servicio. [1, 13]. Sin embargo, estas técnicas introducen problemas adicionales de complejidad, área, consumo de energía, ruido y linealidad que deben manejarse con cuidado.

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Higo. 4. Para parpadear PMH.

Otra forma común de lograr TDC es construir un oscilador de anillo VCO utilizando VCDU. Luego, la señal de entrada de voltaje analógico se usa para controlar los VCDU de modo que la frecuencia de oscilación del VCO dependa de la entrada que se digitalizará. Por último, se utiliza un contador, o red de DFF correctamente conectados a las etapas de salida del oscilador en anillo, para asignar la frecuencia del oscilador a una representación digital de la entrada analógica. [1, 13, 14]. Las arquitecturas "VCOADC" más avanzadas utilizan esos VCO como cuantificadores integrados en moduladores delta-sigma tradicionales en el dominio del tiempo o en el dominio del voltaje. [14].

P. Entonces, ¿los TDC funcionan así?

¿Cómo se comparan las TDC con las TDC tradicionales? El diagrama de apertura y el diagrama se muestran energía para todas las TIC, tradicionales y basadas en el tiempo, en la Fig. 5 por cada artículo publicado en el simposio ISSCC y VLSI en los últimos veinte años.
[6]. En ambos gráficos, los TDC están resaltados con cuadrados negros. Algunos de estos últimos puntos de datos también incluyen algunos TDC híbridos, a saber, arquitecturas ADC que combinan circuitos tradicionales de modo de voltaje con subbloques de dominio de tiempo. Además, los puntos de datos más recientes tienden a ser los más cercanos a las líneas de última generación (contornos de fluctuación alta y baja en el gráfico inicial, y cifras de contorno débiles y mejores que el valor en el gráfico de energía).

Higo. 5. (a) Diagrama de apertura que muestra el ancho de banda de la señal versus el SNDR de alta frecuencia de entrada para publicaciones en ISSCC y VLSI entre 1997 y 2017. Los TDC, incluidos los híbridos, están marcados con cuadrados negros. (b) El mismo conjunto de datos pero para un gráfico de energía que muestra la energía de conversión P/(2 × BW) como una función de SNDR a alta frecuencia de entrada.

En general, el rendimiento de las arquitecturas publicadas hasta ahora cubre el rango medio de SNDR, el rango medio de BW. La eficiencia energética no es la más competitiva, aunque los puntos de datos recientes parecen mostrar una buena mejora en la eficiencia de conversión. De hecho, como se discutió en la Sección II.A, se debe tener precaución al sacar conclusiones rápidamente basándose solo en la inspección de estas parcelas, especialmente con respecto a la cuestión de qué tipo de rendimiento se puede lograr con los TDC.

Una mirada más cercana a los documentos detrás de estos puntos de datos sugiere, particularmente en publicaciones de la industria, que estos anchos de banda de señal objetivo en decenas de MHz con SNDR a mediados de los años 70, en aplicaciones que actualmente reciben como ADC en vehículos. teléfono SoC.

La única característica distintiva que normalmente destaca a los TDC es su alta densidad, lo que los hace muy competitivos con un rendimiento comparable pero con tuberías y ADC SAR físicamente más grandes.

Otra área de aplicación en la que también se utilizan cada vez más los TDC es en los sensores de temperatura digitales. [1, 22-24] y otros sistemas de detección y escaneo de baja frecuencia/baja potencia, incluidos los del Internet de las cosas (IoT). Esto se debe a la combinación de muy alta compacidad, baja potencia y bajo costo.

D. ¿Cómo se están desarrollando los TDC/DTC?

Como se mencionó anteriormente, una de las motivaciones que respaldan la búsqueda de TDC y DTC como arquitecturas alternativas para convertidores de datos es su escalabilidad con tecnología de proceso CMOS. Sobre esta base y teniendo en cuenta las primitivas de las Figs. 2 y 3, se pueden hacer algunas observaciones preliminares.

En primer lugar, el campo de estas primitivas evoluciona en torno a la ley de Moore, que debería continuar hasta 7 nm y probablemente más. Esta es una clara ventaja sobre los ADC y DAC tradicionales, ya que los amplificadores, por ejemplo, no atenúan tan bien.

El retardo de puerta mínimo 𝛥Tmin de VCDU dependiendo de la tecnología de proceso. Basado en datos reales informados i [15] y considerando la transición no suave de MOS planar a FinFET que ocurre alrededor de 22 nm, se puede considerar que 𝛥Tmin
acortarse de un nodo CMOS al siguiente con una progresión geométrica aproximada de un factor de 1,15~1,2. Pero, dado que una reducción de 𝛥Tmin directamente relacionado con la capacidad de cuantificación del TDC, esta es una mejora relativamente pequeña.

Por otro lado, la energía de conmutación de puerta tiene un perfil de escala más agresivo. Con base en las tendencias mostradas en [15], podemos estimar una reducción de energía relativa de alrededor de 1,52 a 1,55 veces de una generación de CMOS a la siguiente. Más bien, afecta la eficiencia del proceso de conversión de datos y tiende a ser mayor que las arquitecturas ADC tradicionales para la misma transferencia de nodo. Por lo tanto, la eficiencia de conversión de TDC/DTC se beneficia enormemente del escalado.

Pero reduciendo 𝛥Tmin se puede utilizar para una resolución más alta en TDC/DTC, el ruido de fase en el cruce por cero limitaría aún más el rango dinámico posible. La transconductancia de g MOS fue una preocupación válida hasta los últimos años.metro mejorado a un ritmo más rápido que la caída de la fuente de alimentación, reduciendo el ruido térmico, por otro lado, la frecuencia de esquina del ruido de parpadeo 1/f aumentó considerablemente. Más allá de 90 nm, este último puede ser un importante contribuyente al ruido de fase. Esto requería, por ejemplo, diferentes tipos de atenuación en diferentes arquitecturas utilizando osciladores y líneas de retardo CMOS, dependiendo de los mecanismos de modulación de ruido resultantes que contribuyen al ruido de fase/inestabilidad. [16, 17].

Pero con la introducción de los FinFET, la conductancia y el ruido térmico de los FET han mejorado significativamente con respecto a los MOSFET de puerta K alta (p. ej., alrededor de 3 dB mejor en FinFET de 16 nm que en MOS planares de 28 nm). Nuevo Méjico [18, 19]). Esta es una noticia muy emocionante. Aunque, según el conocimiento del autor, aún no se ha publicado una evaluación cuantitativa del impacto en los TDC.4, espere que todas las arquitecturas TDC experimenten una mayor mejora en la fluctuación de fase neta más allá de la reducción en 𝛥T mencionada anteriormente. Si este es realmente el caso, indica un potencial renovado para el desarrollo de TDC de mayor rango dinámico.

IV. MUESTREO DE POTENCIA ADCS

A. Justificación de los ADC de muestreo por compresión

Mientras que las aplicaciones, como las de los sistemas de instrumentación o comunicación de alto rendimiento, tratan con señales muy activas, por otro lado, las aplicaciones de detección en el control de la salud/vital, el control sísmico/ambiental y algunas aplicaciones de control de procesos industriales, entre otras, tratan con síntomas cambian poco durante largos períodos de tiempo, seguidos de breves ráfagas de actividad [24, 25]. También hay clases de señales (p. ej., sonido) que pueden representarse mediante varios componentes significativos en el dominio de la frecuencia o mediante eventos de actividad limitada en el dominio del tiempo. Por esta razón, se dice que tales señales son "escasas": escasas en el dominio de la frecuencia o escasas en el dominio del tiempo, respectivamente. Un paradigma basado en la teoría de muestreo clásica de Shannon donde el muestreo de tiempo uniforme a una tasa de al menos el doble del componente de frecuencia más alto, aunque completamente válido, no es muy efectivo para señales dispersas porque no da como resultado muestras muy largas que, aunque la señal se está capturando, requiere demasiadas muestras/datos para proporcionar el contenido de información deseado. Una descripción matemática exacta de la parsimonia de la señal se puede encontrar en [26-28].

Aunque este problema de la escasez de señales y el procesamiento asociado ha sido bien conocido durante décadas en muchas disciplinas de la ingeniería (p. ej., los algoritmos de compresión son omnipresentes en el diseño de software y el almacenamiento de datos; la teoría de las ondículas está bien establecida en el procesamiento de señales) ha recibido recientemente una atención renovada en el circuito. comunidad de diseño debido al rápido crecimiento de Internet de las cosas (IoT). Esto es especialmente cierto para las redes de sensores inalámbricos (WSN). Con este fin, una red de nodos de sensores (SN) detecta, preprocesa y transmite de forma inalámbrica información sensorial específica a una estación base/hub central. Cada SN consta de sensores, circuitos de acondicionamiento y adquisición de datos, un DSP local y el transceptor inalámbrico (TRX) (más una unidad de administración de energía), como se muestra en la Fig. 6.

Higo. 6. Diagrama de bloques de alto nivel para un nodo sensor (SN) en una WSN.

Los requisitos de tamaño, peso y potencia (SWAP) de los SN son muy exigentes, y aunque cada bloque de circuito en la cadena de señal que forma el SN está sujeto a especificaciones estrictas correspondientes, en varios casos las barreras reales están empujando y la mayoría necesita energía. tienen funciones en la transmisión de datos del SN al hub (TRX) o en el procesamiento de señales digitales (DSP) del SN requerido para extraer la información relevante de los datos a enviar al hub. Quién es bastante hablador, el ADC solo consume una cantidad muy pequeña del presupuesto general de energía (por ejemplo, alrededor del 5% del consumo total de energía SN) [29]. Pero si el ADC es un convertidor de frecuencia de muestreo de tiempo uniforme (Shannon), genera una gran cantidad de datos que obliga al DSP y/o TRX a demandar más potencia.

Por lo tanto, en tales casos, el desafío arquitectónico del convertidor de datos es desarrollar una arquitectura de muestreo comprimido (CS) que produzca menos datos como resultado de la conversión de analógico a digital, lo que resulta en un presupuesto de consumo de energía general más bajo para el NS como resultado. . Total. . Luego, la información comprimida se transmite al concentrador, donde, con una capacidad informática y un presupuesto de energía mucho mayores, la señal comprimida recibida se puede reconstruir a la señal original detectada.

B. Arquitectura para el muestreo por compresión

Se han propuesto varios enfoques en la literatura para implementar marcos de muestreo compresivos. En la teoría de muestreo uniforme de Shannon, una señal muestreada en el dominio del tiempo puede considerarse como una modulación/intervalo entre la señal de entrada continua original y un tren de pulsos de Dirac. En un nivel muy alto, en el muestreo de compresión, el tren de pulsos se reemplaza por señales moduladas en amplitud de pulsos con amplitudes definidas por vectores de ruido independientes e iguales (idealmente gaussianos) (secuencia binaria pseudoaleatoria, o PRBS) que representan la base de representación de otro. . Si la señal de entrada original es escasa, luego de la convolución con las señales PRBS (la operación de compresión), la señal resultante tiene muchas menos muestras. [28]. Para reconstruir posteriormente la señal original, la operación debe ser reversible con pérdidas/degradaciones tolerables/controlables.

Por lo tanto, en general, la operación de compresión puede considerarse como una multiplicación matricial entre el vector de muestras de la señal de entrada original y una matriz de codificación formada por vectores PRBS apropiados (la operación de convolución es el producto de la secuencia interna de la señal de entrada con los vectores base). La compresión puede ocurrir en diferentes etapas de la cadena de señal en la Fig. 6. Se puede hacer en el dominio de tiempo continuo analógico antes de ADC. En este caso, la frecuencia de muestreo del ADC se puede reducir (a una frecuencia inferior a la de Nyquist), aunque un circuito de convolución analógico debe soportar la carga de la codificación. También podría hacerse en el dominio digital, después del ADC, y hacerse en el RCS. En este caso, el ADC es un convertidor de muestreo uniforme convencional (siguiendo el muestreo de Nyquist) y la carga de codificación recae en el DSP. Alternativamente, se puede ejecutar en el dominio analógico, junto con la función ADC (operando a una tasa más baja que Nyquist), lo que lleva a arquitecturas ADC de muestreo comprimidas.

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Los sistemas informados en [32, 33] son ejemplos del caso donde la compresión se realiza en el dominio analógico antes del ADC. La implementación del codificador utiliza una arquitectura llamada preintegrador de modulación aleatoria (RMPI), que consiste en una red de rutas de señal paralelas, cada una de las cuales consta de un mezclador con una función de base aleatoria diferente, seguido de un paso bajo/redondeador y ADC reducido. frecuencia de muestreo (generalmente SAR). Mientras que los mezcladores con +/- 1 componentes aleatorios se pueden implementar de manera efectiva en forma analógica, los amplificadores de filtrado/integración requieren transconductancia operativa (OTA) que consume mucha energía/área. Entonces, mientras que los ADC tienen una frecuencia de muestreo baja y no requieren mucha energía y área, el resto del codificador analógico puede requerir mucha energía y área. Además, las rutas paralelas requieren una alineación de tiempo adecuada, lo que presenta desafíos de diseño adicionales.

yo [29], por otro lado, el codificador CS se implementa en el dominio digital. Aquí, los integradores se reemplazan por acumuladores digitales de bajo consumo, aunque el ADC, aunque utiliza una implementación muy eficiente desde el punto de vista energético, funciona a la tasa de Nyquist.

Una forma muy diferente de representar CS se muestra en [34]. Aquí, la mezcla de la señal de entrada con las funciones básicas del PBRS y la posterior integración se reemplaza por una arquitectura mucho más simple en la que el muestreador frente al ADC está controlado por el PBRS. Es decir, en lugar de muestrear N muestras consecutivas a una tasa uniforme fs, este muestreador CS simplemente selecciona M al azar (con Ms y es digitalizado por un ADC que es estructuralmente idéntico a un ADC SAR asíncrono convencional, pero donde cada ciclo de conversión es activado por el reloj PBRS del muestreador. Otra implementación que utiliza un principio de muestreo no uniforme (NUS) similar es la que se describe en
[35]. Las implementaciones que utilizan el marco de muestreo de compresión NUS tienen la ventaja de proporcionar una implementación de hardware relativamente simple en el SN (desplazando una mayor parte de la carga de descompresión al concentrador/estación base). Sin embargo, también suelen mostrar un rendimiento más limitado en cuanto a la parsimonia de las señales que pueden procesar, en comparación con otras opciones. [36].

Finalmente, se introduce un enfoque altamente eficiente i [36]. En este caso, el ADC SAR se complementa con un front-end extendido que realiza una codificación CS discreta en el tiempo. La mezcla con secuencias PBRS se realiza de manera similar a las implementaciones de RMPI que utilizan mezcladores pasivos de cuatro interruptores, aunque la implementación de tiempo discreto tiene ventajas sobre los circuitos de tiempo continuo que se usan en las arquitecturas de RMPI.

Además, la operación de integración posterior se realiza en el dominio de carga utilizando una extensión reconfigurable de la red DAC capacitiva del propio ADC SAR, lo que evita el uso de OTA/área utilizada que consumen mucha energía en las arquitecturas RMPI anteriores y solo se usa el conmutador pasivo. . carga del capacitor - circuito de dominio.

Los ejemplos descritos aquí muestran que se ha logrado un progreso muy emocionante durante un período de tiempo limitado. El enfoque en la eficiencia energética del propio convertidor es menos importante. La razón principal para desarrollar un ADC de muestreo por compresión es el impacto significativo en la cadena de señal y la potencia general del SN, no solo del ADC.

CONCLUSIÓN V

En resumen, se discutieron los desarrollos recientes en el campo innovador de los convertidores de datos. Se ha prestado especial atención a las tecnologías prometedoras de TDC/DTC y convertidores de muestreo por compresión. Ninguna de estas clases emergentes de convertidores está en línea con el énfasis popular en la eficiencia energética de los convertidores. Pero ambos muestran buenos resultados y un progreso visible en la solución de valiosos problemas de ingeniería. Es responsabilidad de la comunidad técnica mirar la innovación arquitectónica con la perspectiva más amplia posible.

Referencias

1 Además, los límites de ruido térmico han establecido un límite superior teórico de 192 dB, lo que destaca el difícil desafío de una presión más alta. [3]

2 Para completar, hay muchas arquitecturas de modo de voltaje asociadas con los circuitos de modo de carga. Finalmente, los circuitos de modo de flujo a menudo no son prácticos porque los inductores no encajan bien.

3 En lo que sigue, a menudo diremos "tiempo" en aras de la brevedad, aunque, por supuesto, nos referiremos a "intervalos de tiempo".

4 Es el único caso publicado en tecnología FinFET [20] que utiliza tecnología FinFET de 16nm. Es un convertidor DS híbrido de tiempo continuo que utiliza un cuantificador ADC VCO en la sección del modulador en el peor de los casos. Por lo tanto, este caso específico no respalda ninguna conclusión sobre el tema del ruido.

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Gracias

El autor desea agradecer al personal de la unidad de negocios de procesamiento de señales de alta velocidad de Analog Devices por las muchas conversaciones interesantes que ayudaron a dar forma al contenido de este trabajo. El autor quisiera agradecer sinceramente a Khiem Nguyen, también de Analog Devices, por su ayuda y aliento.

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